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西北大学电子信息类硕士就业情况与去向分析-详细版
{mtitle title="目录"/}一、总体概览：就业率与规模二、行业分布：硬科技引领，多领域协同三、单位性质：国企龙头与科技巨头并重1. 国有企业（45.6%）2. 科技龙头企业（36.4%）3. 科研设计单位（10.3%）四、地域分布：聚焦产业高地，本地深耕与全国辐射并重五、专业对口率：人岗精准匹配六、电子信息类（843）考研与就业联动七、总结一、总体概览：就业率与规模西北大学肇始于1902年的陕西大学堂和京师大学堂速成科仕学馆。1912年始称西北大学，为国家"211工程"重点建设高校和"双一流"学科建设高校，目前2022~2025届三届硕士毕业生共计997人，总体就业率达到96.7%，专业对口率高达94.8%。西北大学的电子信息学院与计算机学院的整体数据表明，毕业生继续攻读学位占比超40%，就业率稳定在95%左右。大量入职国家级研究院所、大型银行、政府机关；华为、阿里、京东、腾讯、字节跳动、百度等大型IT企业，市场认可度高。二、行业分布：硬科技引领，多领域协同从行业流向来看，西北大学电子信息类硕士毕业生的就业呈现"硬科技引领、多领域协同"的高质量格局，核心领域就业占比突出：行业领域占比主要去向单位信息传输、软件和信息技术服务业38.4%华为、腾讯、百度、阿里、字节跳动制造业（含高端电子制造）33.0%比亚迪、北方华创、半导体/集成电路企业科学研究和技术服务业12.5%中国电科38所/39所、航天科技集团金融业8.8%中国银行、工商银行、中信银行（技术岗）电力、能源、交通业4.35%国家电网、中国电力科学研究院、大秦铁路公共管理、国防军工3.9%中国人民银行、太原卫星发射中心、陕西省委组织部教育业3.2%山东大学、火箭军工程大学、北京理工大学值得关注的是，83.9%的毕业生进入了信息技术和先进制造两大核心产业，100%覆盖"十四五"战略性新兴产业。特别是在半导体、集成电路、量子技术（芯动微电子）、智能驾驶（上海引望智能）等前沿领域，就业占比显著提升，既体现了行业发展方向，也彰显了我校人才培养对高端岗位的前瞻性适配。三、单位性质：国企龙头与科技巨头并重从就业单位性质来看，西北大学电子信息类硕士毕业生的去向呈现"三足鼎立"格局：1. 国有企业（45.6%）涵盖中国航天科技集团、国家电网、中国移动等重点国企，为毕业生提供稳定编制、完善福利及清晰的职业晋升通道。2. 科技龙头企业（36.4%）以华为、比亚迪、腾讯、阿里、字节跳动、百度、京东等为核心，这类企业技术研发投入大、成长速度快、薪资竞争力突出。据考研经验分享平台的信息，毕业生年薪范围大致在15W至60W之间，高的可达50-60W，低的约18W。3. 科研设计单位（10.3%）包括中国电科38所/39所、航天771所、中煤科工研究院等权威科研机构，8.7%的毕业生直接参与国家级科研项目。整体来看，82.0%的毕业生入职优质国企或行业龙头企业，形成了"稳定保障与成长空间兼具"的高质量就业格局。四、地域分布：聚焦产业高地，本地深耕与全国辐射并重就业地域呈现"本地深耕、全国辐射、聚焦高地"的三维布局：就业地域占比产业聚集区陕西省西安市53.2%高新区（半导体）、雁塔区（IT产业）北京市15.0%海淀区（互联网）、朝阳区（金融）广东省（深圳、广州）11.0%南山区（腾讯）、坪山区（比亚迪）上海市4.35%浦东新区（芯片设计）其他新一线城市3.52%成都、南京、杭州、苏州87.1%的毕业生选择在西安、北京、深圳、上海等经济发达城市就业。西安作为西部科技核心城市，高新区和雁塔区集聚了大量优质企业，为毕业生提供了"产业绑定+生活便利"的独特优势。而长三角、珠三角地区的就业占比也在显著提升。五、专业对口率：人岗精准匹配专业对口率高达94.8%，绝大多数毕业生从事与所学专业直接相关的技术类、科研类岗位，具体表现为：工程技术人员占比78.4%，学院课程设置与产业实际需求高度匹配；电子信息类专业93%的毕业生任职于信息技术与制造业技术岗（如研发工程师、系统架构师、算法工程师等），头部企业覆盖率达78.9%；87.9%的毕业生从事工程技术或科研岗位。六、电子信息类（843）考研与就业联动对于有意报考西北大学电子信息类硕士的同学，以下信息值得参考：招生规模：新一代电子信息技术（专硕）每年约120人，电子科学与技术（学硕）约20人，信息与通信工程（学硕）约20人；复试分数线：近年来基本为国家线或略高于国家线，报考性价比突出；就业认可度：西北大学在西安及全国大厂就业认可度较高，"学长学姐去华为、中兴、各大银行的都有"。更多电子信息考研与就业资讯，可关注微信公众号：843电子信息站七、总结综合来看，西北大学电子信息类专业硕士就业呈现以下鲜明特征：就业率高：总体就业率96.7%，处于较高水平；行业聚焦：信息技术与先进制造两大核心产业吸纳超八成毕业生；单位优质：超八成入职国企或行业龙头，科研单位占比可观；地域集中：近九成在经济发达城市就业，西安本地优势明显；对口精准：94.8%的专业对口率确保了人才培养与市场需求的高效衔接；薪资竞争力强：年薪区间15W-60W，技术岗与科研岗价值凸显。对于电子信息领域的考研学子而言，西北大学凭借其211平台、扎实的学科基础、较高的就业质量以及相对友好的报考门槛，无疑是一个性价比突出的选择。而对于即将毕业的硕士生来说，无论是选择深耕技术、投身科研，还是进入金融、国防等交叉领域，西北大学都提供了坚实的跳板与广阔的舞台。本文数据主要来源于西北大学2023-2025届硕士就业质量报告及互联网相关公开信息，仅供参考。
{mtitle title="目录"/}储备知识：一、背景：为什么要在FPGA上跑神经网络？二、系统整体架构三、神经网络模型设计：极致轻量四、FPGA硬件实现详解4.1 串并转换模块（Serial-to-Parallel4.2 数据归一化模块4.3 隐藏层神经元模块（核心计算单元）4.4 ReLU激活函数模块4.5 输出层神经元模块4.6 阈值判断模块五、关键优化技巧5.1 归一化的"逆向"处理5.2 权值二值化（BWN）降低功耗5.3 亚稳态消除六、实验结果：功耗与性能七、总结与思考python和verilog源程序下载储备知识：我们在前文讲了BP神经网络算法和激活函数BP神经网络算法https://ee.ac.cn/index.php/archives/612.html激活函数讲解https://ee.ac.cn/index.php/archives/617.html一、背景：为什么要在FPGA上跑神经网络？在无源物联网（Battery-free IoT）和反向散射通信（Backscatter）场景中，传统的信号检测方法（如能量检测）虽然电路简单，但无法区分同频段的多种信号，且受噪声影响大；而基于PC或GPU的深度学习方案虽然精度高，但功耗动辄数十瓦，显然无法部署在依赖能量采集的微瓦级标签上。核心矛盾在于：缺乏一种检测精度高、功耗极低（毫瓦级）、且能实时处理的解决方案。答案是将轻量级的BP神经网络部署到低功耗FPGA上，在边缘端完成信号推理。二、系统整体架构整个检测系统的链路如下：目标信号 → 天线 → 阻抗匹配 → LNA放大 → 包络检波(ENV) → ADC采样(1MSPS, 12bit) → FPGA(BP神经网络推理) → 调制控制信号在FPGA内部，BP神经网络负责识别当前输入的512点采样数据是否为LoRa信号的前导码（Preamble）。一旦识别成功，输出控制信号，开启后端的Backscatter调制模块。FPGA选型：Actel IGLOO/e系列 AGLE600V5-FG484。选择它的原因是：Flash架构：上电即运行，无需外部配置芯片，适合无源系统；超低功耗：静态功耗仅0.046mW，适合能量采集场景；资源适中：13824个逻辑单元，足以容纳轻量级网络。三、神经网络模型设计：极致轻量为了在FPGA上高效部署，网络结构必须足够"轻"。本文设计的网络结构如下：层级神经元数说明输入层512对应ADC采集的一条信号的512个采样点隐藏层2仅2个神经元，大幅降低计算量输出层1二分类：是目标信号(1) / 非目标信号(0)激活函数：隐藏层和输出层均采用 ReLU。$$f(x) = \max(0, x)$$选择ReLU的原因不仅是训练效果好，更重要的是硬件实现极其简单——只需一个比较器判断正负，无需计算指数或乘法，这对FPGA非常友好。训练环境：TensorFlow/Keras，使用Adam优化器和MSE损失函数。在真实环境数据集上训练后，测试集识别准确率可达 95.76%。四、FPGA硬件实现详解FPGA内部的神经网络是一个纯推理引擎。本节按数据流方向，逐个拆解每个模块的设计思路和Verilog实现要点。整体RTL结构如下：4.1 串并转换模块（Serial-to-ParallelADC（ADS7042）在片选信号CS拉低后，先输出2个前导0，再输出12位有效数据（D11→D0），每个数据位占用一个CLK周期。设计要点：CS和CLK由FPGA内部产生，CS每16个CLK周期拉低一次；在CS下降沿开始，用计数器对串行数据移位寄存；凑齐12位有效数据后，输出一组并行数据 adc_data[11:0]。波形图module serial_p(input data0_in,input cs,input clk,output[12:0] data0_out,input rst); reg[11:0] temp; reg[12:0] save; integer count; integer cnt; always @(negedge clk or negedge rst) begin if(!rst) begin//reset temp<=12'b000000000000; count<=-1; save<=12'b111111111111; cnt<=-1; end else if(cs&&count%16==0) begin save<={1'b0,temp}; count<=1; cnt<=cnt+1; if(cnt==512) begin cnt<=1; end end else if(cs) begin temp<=12'b0; count<=1; end else if(count<3) count<=count+1; else begin temp<={temp,data0_in}; count<=count+1; end end assign data0_out=save; endmodule4.2 数据归一化模块问题：训练时，输入数据被归一化到 [0, 1.8]（对应ADC参考电压1.8V）。如果在FPGA中直接用除法做 Vin = adc_data / 4095 * 1.8，会消耗大量逻辑资源（FPGA做除法器代价极高）。解决方案：在软件端完成归一化，FPGA端只做整数运算。具体做法：在Python/Keras训练时，将输入数据 x 归一化为 x_norm = x / 4095 * 1.8；在提取权值时，将第一层权值 w 除以 1.8 并放大 1024 倍取整；这样FPGA输入的原始ADC值 adc_data（范围0~4095）直接与预处理后的权值相乘，等效于完成了归一化+加权。# 创建一个自定义的回调对象 cb = MyCallback() # 以只读方式打开训练数据文件 with open('/content/work/data/data.txt') as traindata: # 读取文件内容 data = traindata.read() # 将文件内容转换为numpy数组，并将数据类型转换为float，并将数组形状调整为(47100, 2) data = np.array(list(data.split()), dtype=float).reshape((47100, 2)) # 创建一个最大最小归一化对象 min_max_scaler = preprocessing.MinMaxScaler() # 归一化 data = data * (1/65535) # 以只读方式打开训练标签文件 with open('/content/work/data/label.txt') as labda: # 读取文件内容 labels = labda.read() # 将文件内容转换为numpy数组，并将数据类型转换为float，并将数组形状调整为(47100, 2) labels = np.array(list(labels.split()), dtype=float).reshape((47100, 2)) # 对data和labels进行乱序，保持它们的对应关系 # 为了保持对应关系，需要先将data和labels沿着第二个维度拼接起来，形成一个(100, 4)的数组 # 然后对这个数组进行乱序，再将它们沿着第二个维度分开，还原成data和labels data_labels = np.concatenate((data, labels), axis=1) np.random.shuffle(data_labels) data = data_labels[:, :2] labels = data_labels[:, 2:]FPGA端实现：实际上，归一化模块在FPGA中被合并到了权值预处理阶段，硬件上不需要额外的归一化电路。但为了模块化清晰，也可以显式设计一个"电压映射"模块，将12bit ADC码值转换为定点数格式：工程建议：永远不要在FPGA里做除法。所有线性变换（归一化、缩放）都应在软件端合并到权值中，FPGA只做整数乘加。4.3 隐藏层神经元模块（核心计算单元）隐藏层的数学表达式：$$y = \text{ReLU}\left( \sum_{i=1}^{512} x_i \cdot w_i + b \right)$$ , i = 1..512工程难点：512次乘累加如果在一个时钟周期完成，需要512个乘法器，资源爆炸；如果纯串行完成，需要512个时钟周期，一条chirp要512×512=262144个周期，太慢。解决方案：采用 串行MAC流水线 + 双缓冲FIFO 架构。设计思路：权值存储：512个权值和1个偏置在编译时以 reg [31:0] w[0:511] 形式固化在FPGA中；FIFO缓存：ADC每输出一个采样点，立即写入FIFO。FIFO深度设为16即可（只要保证不溢出），因为读出速度（MAC运算）和写入速度（ADC采样）基本匹配；串行MAC：每个时钟周期从FIFO读出一个数据 xi，与对应的 wi 相乘，累加到累加器 acc；512个周期后：累加器结果加上偏置 b，送入ReLU模块。FIFO波形图关键设计细节：位宽设计：输入22bit × 权值32bit = 乘法结果54bit，累加512次需要额外9bit，因此累加器至少需要 63bit。如果位宽不够，累加会溢出，导致结果完全错误。时序约束：乘法器和加法器要满足16MHz时钟的建立保持时间。如果组合逻辑延迟太大，需要插入流水线寄存器（将乘法器和加法器分两级完成）。双神经元并行：隐藏层有2个神经元，需要例化两个上述模块，各自独立的权值存储和累加器，但共享同一个FIFO输入。4.4 ReLU激活函数模块ReLU的硬件实现是整个网络中最简单的部分：module relu ( input wire clk, input wire rst_n, input wire [31:0] x_in, // MAC+bias结果 input wire x_valid, output reg [31:0] y_out, output reg y_valid ); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin y_out <= 32'd0; y_valid <= 1'b0; end else begin y_valid <= x_valid; if ($signed(x_in) >= 0) y_out <= x_in; else y_out <= 32'd0; end end endmodule4.5 输出层神经元模块输出层只有1个神经元，输入是隐藏层2个神经元的输出：$$\text{output} = \text{ReLU}\left( h_1 \cdot w'_1 + h_2 \cdot w'_2 + b' \right)$$这个模块与隐藏层类似，但逻辑资源消耗极小。module nerual_out( clk, rst,x1,x2,data_out ); input clk, rst; input signed[0:49] x1,x2; output signed[79:0] data_out; //<statements> //reg signed[0:28] weight[0:1]; reg signed[0:7] save,save1,save2; localparam bais=-50'd214979034352654; //localparam bais = -26'd6406874; localparam weight0 = 29'd22506522; localparam weight1 =-29'd341584992; //integer bais; integer count; always @(negedge clk or negedge rst) begin if(!rst) //reset,set values and bias begin // bais<=-50'd214979034352654; // weight[0]<=29'd22506522; // weight[1]<=-29'd341584992; save<=0; save1<=0; save2<=0; count<=0; end else begin save1<=x1*weight0; save2<=x2*weight1; count<=count+1; if(count>518) save<=save1+save2+bais;//Multiply the input by the weights and add up the results end end assign data_out=save; endmodule4.6 阈值判断模块为什么需要阈值判断？前面提到，我们在保存权值时将所有参数扩大了 1024 倍（即 $2^{10}$）。这意味着：隐藏层的输出值也被放大了约1024倍；输出层的计算结果同样被放大；原本训练时，输出层ReLU后大于0即判定为目标信号；现在由于数值被放大，不能简单以0为界，需要设定一个等效的阈值。阈值推导：原始判定边界：输出 > 0.5（二分类常用阈值）；放大后等效边界：threshold = 0.5 × 1024 × 1024 = 524288；实际上，由于隐藏层和输出层都放大了1024倍，总放大倍数为 $1024^2 = 1048576$，因此：threshold = 0.5 × 1048576 = 524288。波形图五、关键优化技巧5.1 归一化的"逆向"处理再次强调这个最重要的优化：处理方式FPGA资源消耗推荐度FPGA内做除法（adc/4095）极高，需除法器IP❌FPGA内用移位近似除法中等，精度损失大△权值预处理（本文方法）零额外消耗✅具体做法：训练时归一化：$V_{\text{in}} = \frac{\text{adc_data}}{4095} \times 1.8$；提取权值时：$w' = \frac{w}{1.8} \times 1024$，取整；FPGA输入：直接使用原始ADC值 $x$（0~4095）；等效运算。5.2 权值二值化（BWN）降低功耗为了进一步压缩模型、降低功耗，本文采用了 Binary-Weight-Networks (BWN) 对权值进行二值化：权值只取 +1 或 -1；引入缩放因子 α 保证量化后的权值尽可能接近原始浮点权值。二值化后，乘法运算退化为加减法或符号位判断，FPGA资源占用和动态功耗大幅下降。虽然精度略有损失，但在本场景中仍能保持97%以上的识别率。二值化乘法器的Verilog实现：// 二值化权值乘法：只需判断符号 wire signed [31:0] product; assign product = bin_weight ? x_in : -x_in; // bin_weight=1为正，0为负相比32bit×32bit的硬件乘法器，这个逻辑几乎不消耗DSP资源。5.3 亚稳态消除ADC数据输入和CS信号是异步信号（相对于16MHz系统时钟），必须做双级触发器同步，防止亚稳态传播：reg adc_dat_d1, adc_dat_d2; always @(posedge clk) begin adc_dat_d1 <= adc_dat; // 第一级 adc_dat_d2 <= adc_dat_d1; // 第二级（稳定后使用） end wire adc_dat_sync = adc_dat_d2;六、实验结果：功耗与性能通过 Actel Libero SOC 对FPGA各模块进行功耗仿真，结果如下：工作模式静态功耗动态功耗总功耗空闲态0.046 mW00.046 mW正常工作0.046 mW2.79 mW2.835 mWFlash*Freeze模式0.115 mW00.115 mW2.835 mW 的总功耗，对于低功耗设备来说是完全可以接受的。各子模块动态功耗分解：串并转换：0.01 mW隐藏层神经元（含FIFO）：0.083 mWReLU激活：0.067 mW输出层神经元：0.067 mW七、总结与思考本文介绍了一套完整的从算法到硬件的轻量化神经网络部署方案：算法层：针对低功耗约束，设计了512-2-1极简BP网络，避免使用CNN/RNN等重算力模型；数据层：在真实环境中采集目标信号，建立含噪样本库，并通过数据增强提升泛化能力；硬件层：基于Actel低功耗FPGA，用FIFO流水、整数运算、ReLU硬判决、权值二值化等手段，实现了毫瓦级推理；系统层：与射频前端（LNA、包络检波、ADC）紧密配合，形成完整的标签信号检测链路。可扩展性：该FPGA神经网络框架不仅可用于目标信号检测，只需更换训练数据集和权值参数，即可用于FMCW、RFID等其他射频信号的识别，具备良好的通用性。python和verilog源程序下载
数字IC设计项目高性能FFT芯片设计（前后端全流程）
本项目为数字集成电路设计基于 SMIC 0.18 μm 工艺，完成了 16 点基-4 FFT 算法 的芯片级前后端全流程设计，涵盖 RTL 建模、功能仿真、逻辑综合（DC）与物理实现（ICC）。最终芯片工作频率达到 135 MHz，面积 4.6953 mm²，单次 FFT 能耗 5.25×10⁻⁶ mJ。文章末尾有芯片设计源码与项目其他文件，包含：前端RTL源码、中端DC源码脚本、后端ICC源码脚本、项目报告、参考文件等。{mtitle title="目录"/}一、设计规范简介1.1 功能描述1.2 性能指标能耗计算单位面积功耗时间操作次数二、电路性能分析与结构设计2.1 性能估算面积开销运算性能吞吐率带宽工作频率2.2 硬件结构图2.3 流水线时序设计2.4 时序过程三、RTL 模型与仿真验证3.1 验证方法3.2 验证平台搭建3.3 仿真验证结果3.3.1 功能点验证3.3.2 第一组数据验证对比3.3.3 测试向量3.3.4 仿真性能统计四、逻辑综合策略与结果4.1 逻辑综合流程参数设置4.2 逻辑综合结果时序结果面积结果功耗结果资源使用设计违例五、物理实现与结果分析5.1 ICC 设计步骤5.1.1 数据设定 (Data Setup)5.1.2 布局规划 (Floorplanning)5.1.3 布局 (Placement)5.1.4 时钟树综合 (CTS)5.1.5 布线 (Routing)5.2 ICC 设计结果5.2.1 芯片概貌5.2.2 时序结果5.2.3 面积结果5.2.4 功耗结果5.2.5 芯片压降5.2.6 拥塞分析5.2.7 资源使用5.2.8 设计违例六、设计总结6.1 遇到的主要问题6.2 相应的解决思路6.3 关键优化点乘法器优化（频率提升核心）七、参考资料八、项目工程下载（源码、文档和参考文献）一、设计规范简介1.1 功能描述本次课程设计的核心目标是实现一个 高能效的快速傅里叶变换（FFT）电路，具体规格如下：算法：16 点基-4 FFT 算法输入数据：实部与虚部均为 17 bit（1 bit 符号位 + 8 bit 整数位 + 8 bit 小数位）旋转因子：实部与虚部均为 8 bit（1 bit 符号位 + 7 bit 数据位）数据格式：定点数表示，如图 1 所示图 1 16 点基-4 FFT 蝶形运算原理图图 2 数据表示方式（17 bit 输入 / 8 bit 旋转因子）运算数据的实部虚部均为17 bit而旋转因子的实部与虚部为8 bit1.2 性能指标评价指标具体数值完成一次 16 点 FFT 运算的能耗5.25118208 × 10⁻⁶ mJ单位面积功耗时间 FFT 操作次数4.1987688 × 10⁴ 次/(mm²·mW·s)工作频率135.135135 MHz面积开销4.695300 mm²能耗计算单次 FFT 能耗 = 每秒能耗 / 每秒 FFT 运算次数 = 44.3512 mW/s / (1 / (16 × 7.4 ns)) = 5.251182 × 10⁻⁶ mJ单位面积功耗时间操作次数单位面积功耗时间 FFT 操作次数 = 每秒 16 点 FFT 运算次数 / (面积 × 功耗 × 时间) = (1 / (16 × 7.4 ns)) / (4.535456 mm² × 44.3512 mW × 1 s) = 4.1987688 × 10⁴ 次/(mm²·mW·s)二、电路性能分析与结构设计2.1 性能估算面积开销芯片共有 90 个管脚，布局尺寸计算如下：长：76 μm × 23 + 210 μm × 2 = 2168 μm = 2.168 mm宽：76 μm × 22 + 210 μm × 2 = 2092 μm = 2.092 mm总面积：2.168 mm × 2.092 mm = 4.535456 mm²运算性能每秒可完成 FFT 运算次数 = 1 s / (16 × 7.4 ns) = 8.445946 × 10⁶ 次吞吐率芯片采用 串行输入输出 方式，每 16 个周期完成一次信号输入，从输入第 13 个信号时开始蝶形运算，经过 8 个周期完成运算，再经过 16 个周期输出：单次运算周期：13 + 8 + 16 = 37 个周期单次运算吞吐率：1 / (37 × 7.4 ns) = 3.65 × 10⁶ 次/秒由于采用了 三级流水线 架构，在连续运算足够多的情况下：流水运算周期：16 个周期（每周期输出一个结果）流水吞吐率：1 / (16 × 7.4 ns) = 8.45 × 10⁶ 次/秒带宽存储器时钟频率和数据输入速度保持恒定，峰值带宽与平均带宽相同：带宽 = 17 bit × 2(实部+虚部) × 135.135135 MHz = 4.595 Gbps工作频率工作频率 = 1 / 时钟周期 = 1 / 7.4 ns = 135.135135 MHz2.2 硬件结构图图 3 电路硬件结构图整个电路分为以下模块：模块名称文件名模块类型功能描述控制模块ctrl时序逻辑控制电路中各个模块的运行时序串转并模块s_p时序逻辑将串行输入的数据整合为并行并改变顺序复选器mux时序逻辑按照 FFT 级数选择进入运算模块的数据中转存储模块reg1时序逻辑存储并转发两级 FFT 运算间的运算数据运算模块（蝶形运算）butterfly组合逻辑进行四输入蝶形运算乘法器multi16组合逻辑计算数据与旋转因子间的乘法并转串模块p_s时序逻辑将并行输出的数据分解为串行并倒位序2.3 流水线时序设计时钟周期1-1617-2122-2930-37input第 N 组输入数据到 REG1第 N+1 组输入数据到 REG1——calculate—两级蝶形运算两级蝶形运算—output——第 N-1 组从 REG3 输出第 N 组从 REG3 输出2.4 时序过程三、RTL 模型与仿真验证3.1 验证方法FFT 芯片的验证包括两部分：输出结果验证：通过 testbench 输入数据，将仿真输出与理论正确结果对比流水线验证：一次输入多组数据，观察电路是否能流水式执行3.2 验证平台搭建在 ModelSim SE-64 10.1c 中，将所有模块的 Verilog 代码通过 top 文件连接，撰写 testbench 从指定文本文件读入输入数据并进行计算。3.3 仿真验证结果3.3.1 功能点验证取三组输入作为测试向量，验证输出结果正确性与流水线功能。图 4 测试波形（流水线时序验证）从波形可见，p_s 模块数据按预期工作：每周期进入 4 个数据，逐个输出，上一组数据输出完毕后下一周期立即输出下一组，流水式执行衔接良好。3.3.2 第一组数据验证对比X[k]理论输出（实部）实际输出（实部）理论输出（虚部）实际输出（虚部）X[0]0_00010010_000000000_00010001_110010000_00010010_000000000_00010001_10111000X[1]0_00000101_011011100_00000101_010111101_11110000_101110101_11110000_11100101X[2]1_11110110_000000001_11110110_001001100_00000100_001111100_00000100_00101101X[3]0_00000010_000011010_00000010_000000110_00001010_010111000_00001010_00111100X[4]0_00001000_000000000_00000111_111011001_11110110_000000001_11110110_00101000X[5]1_11110110_001100001_11110111_010011010_00000011_100100000_00000011_10000100X[6]0_00000011_001010110_00000011_000111000_00000010_111000000_00000001_01100101X[7]0_00000000_011011010_00000000_011101000_00000010_111000000_00000010_11100001X[8]0_00000010_000000000_00000010_000010001_11111110_000000001_11111110_00001000X[9]0_00000101_111000010_00000101_110100101_11111111_111101011_11111111_11110111X[10]1_11110110_000000001_11110110_001001101_11111011_110000011_11111011_11010001X[11]0_00001001_010000100_00001001_001001110_00000100_111100110_00000100_11100010X[12]1_11111100_000000001_11111100_000111001_11111010_000000001_11111010_00011000X[13]1_11111101_011111111_11111101_100010110_00000011_101111110_00000011_10110000X[14]0_00001000_110101000_00001000_101100001_11111110_100101011_11111110_10011101X[15]1_11110100_010000101_11110100_011010101_11110101_110011111_11110101_11110001图 5 Transcript 输出通过对比可知，实际输出与理论输出的实部与虚部均十分接近，在误差范围内可认为相等（存在数据位宽限制等不可避免的截断误差）。第二组、第三组数据经同样验证，结果一致。3.3.3 测试向量第一组测试向量：0000000010000000000000000000000000 0000000000000000000000000000000000 0000000010000000000000000000000000 0000000000000000000000000000000000 0000000110000000000000000000000000 0000000100000000000000010000000000 0000000010000000000000100000000000 0000000100000000000000001000000000 0000000010000000000000000000000000 0000000100000000000000010000000000 0000000010000000000000000000000000 0000000000000000000000000000000000 0000000010000000000000000000000000 0000000010000000000000000000000000 0000000010000000000000000000000000 0000000010000000000000000000000000第二组测试向量： 全 1 序列（16 个相同数据）第三组测试向量： 仅第一个数据为 1，其余为 03.3.4 仿真性能统计✅ 成功实现 16 点 FFT 算法，输出结果与理论值一致✅ 每周期输入一个数据，每周期输出一个数据✅ 成功实现流水式运行✅ 多次测试输出结果稳定，未出现错误四、逻辑综合策略与结果4.1 逻辑综合流程使用 Synopsys Design Compiler (DC) 进行逻辑综合，主要流程：指定库文件 → 读入设计(转GTECH) → 定义环境 → 设计约束 → 编译策略 → 综合优化 → 存储网表参数设置参数数值工艺SMIC 0.18 μm时钟周期7.4 ns输入输出延迟3.7 ns工作电压1.62 V运行温度125 ℃面积约束0（无约束）互连模型balanced_tree时钟延时4.3 ns不确定时钟0.5 ns过渡时钟0.2 ns端口最大过渡3 ns4.2 逻辑综合结果时序结果项目时间 (ns)clock clk (rise edge)7.40clock network delay (ideal)4.30clock uncertainty-0.50clk slack (MET)0.007.4 ns 时钟符合设计要求，换算工作频率约为 135 MHz。面积结果项目数量项目面积 (μm²)Ports70Combinational area1,483,546.41Nets140Non-combinational area153,599.85Cells71Net Interconnect area2,089,790.57References3Total Area3,726,936.83功耗结果项目数值Global Operating Voltage1.62 VCell Internal Power756.0848 mWNet Switching Power375.6310 mWTotal Dynamic Power1.1317 WCell Leakage Power28.5281 μW资源使用项目数量Hierarchical Cell85 个Hierarchical Port5,373 个Leaf Cell16,473 个Buf/Inv Cell2,815 个Total Number of Nets18,037 个设计违例✅ 电路逻辑综合结果中无设计违例五、物理实现与结果分析5.1 ICC 设计步骤使用 Synopsys IC Compiler (ICC) 进行物理实现，分为四个阶段：5.1.1 数据设定 (Data Setup)读入逻辑和时序库文件、SDC 约束文件、门级网表，以及 IO 物理库文件、TF 工艺文件、TLU+ 文件等物理数据。5.1.2 布局规划 (Floorplanning)定义所有管脚（输入输出、时钟、初始信号）及电源组添加电源环，生成基本布局规划尝试标准单元虚拟布局（create_fp_placement -timing_driven）分析拥塞（面积利用率设置不高，拥塞问题较少）形成电源网络，分析时序，调整电源管脚位置使电压降 < 10%5.1.3 布局 (Placement)遵循 NDR 规则，特殊信号线（如 clock）加宽、加大间距执行 place_opt 进行布局布局优化（解决建立时间违例）拥塞分析与优化5.1.4 时钟树综合 (CTS)生成时钟网络，加入 buffer 解决负载和 slew time 问题执行 clock_opt单时钟同步设计，CTS 工作较简单5.1.5 布线 (Routing)全局布线 → 轨道分配 → DRC 修复先对时钟布线（route_group -all_clock_nets）解决 verify_lvs 报错（查阅资料后确认无实质影响）解决虚拟机内存不足导致的闪退问题（清理空间后完成）5.2 ICC 设计结果5.2.1 芯片概貌图 6 芯片概貌顶部和底部各 22 个管脚左边和右边各 23 个管脚共 10 组电源管脚：4 组为管脚供电（分列四周），6 组为内核供电（上下各 1 组，左右各 2 组）5.2.2 时序结果阶段input (ns)output (ns)clk (ns)data_setup——0.48data_setup_zic1.430.481.19floorplan0.95-1.02-1.39placement1.010.590.19cts_only_psyn1.260.820.62cts_only_cts1.260.830.36route_initial1.350.880.65route_final1.350.850.015.2.3 面积结果图 7 芯片面积测量| 项目 | 面积或长度 |Combinational Area1,477,888.21 μm²Non-combinational Area154,248.50 μm²Net Area0.00 μm²Net X Length620,954.62 nmNet Y Length666,869.44 nmCell Area1,632,136.71 μm²Design Area1,632,136.71 μm²Net Length1,287,824.00 nmTotal Area4,695,300.72 μm²芯片尺寸：2092.38 μm × 2244.00 μm5.2.4 功耗结果项目数值Global Operating Voltage1.62 VCell Internal Power33.6445 mWNet Switching Power12.7067 mWTotal Dynamic Power44.3512 mWCell Leakage Power26.0446 μW5.2.5 芯片压降图 8 芯片压降分析工作电压：1.62 V最大压降：129.6 mV压降比例：129.6 / 1620 = 8% < 10%，符合设计要求5.2.6 拥塞分析图 9 拥塞分析（Placement / Detail Route / Track Assignment / Global Route）由于芯片面积较大，面积利用率设置不高，拥塞问题较少，顺利解决。5.2.7 资源使用项目数量或利用率Module Cells16,240 个Pins91,614 个IO Pad Cells90 个IO Pins70 个Nets18,151 个Average Pins Per Net3.0535 个Total Std Cell Area514,936.70 μm²Total Pad Cell Area1,612,800.00 μm²Core Size1612.38 × 1764.00 = 2,844,238.32 μm²Pad Core Size1672.38 × 1824.00 = 3,050,421.12 μm²Chip Size2092.38 × 2244.00 = 4,695,300.72 μm²Std cells utilization18.10%Cell/Core Ratio18.10%Cell/Chip Ratio45.32%Number of Cell Rows350图 10 单元密度分布5.2.8 设计违例✅ 最终设计无设计违例六、设计总结6.1 遇到的主要问题管脚数量过多，芯片面积过大电路计算结果不正确时序模块数据传输不同步，拖慢运算速度芯片工作频率过低芯片电压降问题6.2 相应的解决思路问题解决方案管脚过多、面积过大采用串并转换减少管脚；改用基-4 FFT 算法并复用蝶形运算模块减小面积计算结果不正确手动计算关键中间数据，逐一比对各模块输入输出，逐个修复 bug数据传输不同步在时序电路传输标志信号的同时，用组合逻辑电路传输数据，避免同步问题工作频率过低重写乘法器：将乘法运算改为组合逻辑状态机判断旋转因子，采用移位方法完成乘法，频率从 82 MHz 提升至 135 MHz电压降问题增加供电管脚数量并调整位置，最大压降控制在 8%（何卫锋老师指导）6.3 关键优化点乘法器优化（频率提升核心）优化前：assign mul = in_17bit[16:0] * in_8bit[7:0]; // 直接乘法，延迟大优化后：always @ (in_17bit or in_8bit) begin case (in_8bit) 8'b00000000: neg_mul = 25'b0; 8'b01111111: neg_mul = (in_17bit << 7); // ... 其他旋转因子用移位实现 endcase end通过 set_flatten true 和 compile –map high 策略，将工作频率从 82 MHz 大幅提升至 135 MHz。七、参考资料[1] FFT 算法相关教材与文献 [2] Synopsys Design Compiler 用户手册 [3] Synopsys IC Compiler 用户手册 [4] SMIC 0.18 μm 工艺设计套件文档项目成果总结： 本项目完整实践了数字 IC 设计的前后端全流程，从 RTL 编码、功能仿真、逻辑综合到物理实现，成功将 16 点基-4 FFT 算法芯片化。通过架构优化（串并转换、流水线）、算法优化（基-4 复用）、电路优化（组合逻辑移位乘法器），在 SMIC 0.18 μm 工艺下实现了 135 MHz 工作频率、4.70 mm² 面积、5.25×10⁻⁶ mJ 单次运算能耗的优异性能指标。八、项目工程下载（源码、文档和参考文献）包含：前端RTL源码、中端DC源码脚本、后端ICC源码脚本、项目报告、参考文件等
基于51/52单片机电容、电感、电阻参数测量系统设计与Proteus仿真
{mtitle title="目录"/}一、设计任务和要求二、方案设计与论证2.1 系统总设计框图2.2 方案一：电桥平衡原理① 电阻的测量：直流电桥平衡原理② 电容的测量：交流电桥平衡原理③ 电感的测量：交流电桥平衡原理2.3 方案二：频率转换法（本设计采用）① 电阻的测量：555 构成单稳态② 电容的测量：555 构成单稳态③ 电感的测量：电容三点式正弦波振荡2.4 方案对比与选择三、单元电路设计和参数计算3.1 电阻的检测单元电路设计3.2 电容的检测单元电路设计3.3 电感的检测单元电路设计四、总原理图及元器件清单4.1 总原理图4.2 元器件清单五、程序设计5.1 程序流程图5.2 核心代码中断函数（频率测量）主函数显示函数键盘检测函数5.3 完整程序清单及protues仿真文件（附录）六、安装与调试6.1 仿真调试（1）电阻测量电路仿真（2）电容测量电路仿真（3）电感测量电路仿真调试要点液晶显示电路调试仿真整体显示6.2 实物调试电阻检测电容检测电感检测八、参考文献九、附录-完整软件程序与protues仿真文件完整程序与仿真文件见文章末尾一、设计任务和要求设计并制作一个元器件参数测量仪电阻阻值测量，范围：100Ω ~ 1MΩ电容容值测量，范围：100pF ~ 10000pF测量精度：±5%电感参数的测量扩大量程提高测量精度二、方案设计与论证2.1 系统总设计框图图1 系统总设计框图在测量各元件参数时，采用首先把电感、电容、电阻的参数转化为频率[1]，再送至单片机检测，检测结束后，送至 LCD1602 进行显示。2.2 方案一：电桥平衡原理① 电阻的测量：直流电桥平衡原理图2 直流电桥平衡电路图根据电路平衡原理，不断调节电位器 R3，使得电表指针指向正中间，再测量电位器电阻值。② 电容的测量：交流电桥平衡原理图3 交流电桥平衡电路图通过调节 Z1、Z2 使电桥平衡。这时电表的读数为零。通过读取 Z1、Z2、Zn 的值，即可得到被测电容的值。③ 电感的测量：交流电桥平衡原理图4 交流电桥平衡电路图2.3 方案二：频率转换法（本设计采用）① 电阻的测量：555 构成单稳态图5 555 定时器构成单稳态电路图根据 555 定时器构成单稳态，产生脉冲波形，通过单片机读取高低电平得出频率，通过公式换算得到电阻阻值。② 电容的测量：555 构成单稳态图6 555 定时器构成单稳态电路图**根据 555 定时器构成单稳态，产生脉冲波形，通过单片机读取高低电平得出频率，通过公式换算得到电容值。③ 电感的测量：电容三点式正弦波振荡图7 电容三点式正弦波振荡电路图由电容三点式正弦波振荡电路得出频率，通过单片机读取高低电平得出频率，通过公式换算得到电感值。2.4 方案对比与选择对比项方案一（电桥法）方案二（频率法）测量精度受人为调节影响大单片机数字化，精度高操作难度调节麻烦，不易操作自动测量，一键显示电感测量不易测得准确值振荡电路，相对稳定数字化不易数字化便于单片机处理结论： 方案二通过单片机读取转化，精确度会明显提高，且便于数字化显示。故本设计选择方案二。三、单元电路设计和参数计算3.1 电阻的检测单元电路设计图8 555 定时器构成单稳态电路图由 555 单稳态触发公式：$$f=\frac{1}{\ln2(R_{1}+2R_x)C}$$得：$$R_x=\frac{1}{2}(\frac{1}{\ln2fC}-R_{1})$$从而，可以计算得出电阻值的大小。3.2 电容的检测单元电路设计图9 555 定时器构成单稳态电路图根据 555 定时器构成单稳态，产生脉冲波形，通过单片机读取高低电平得出频率，通过公式换算得到电容值[2]。由：$$f=\frac{1}{\ln2^*(R_1+2R_2)^*C_x}$$若 R1 = R2，得：$$C_x=\frac{1}{3\ln2^*f^*R_1}$$从而，可以计算得出电容值的大小。3.3 电感的检测单元电路设计图10 电容三点式正弦波振荡电路图由 LC 振荡频率公式：$$f=\frac{1}{2\pi\sqrt{\frac{C_1*C_2}{C_1+C_2}*L_x}}$$得：$$L_x=\frac{1}{\left(2\pi f\right)^2\frac{C_1*C_2}{C_1+C_2}}$$从而，可以计算得出电感值的大小。四、总原理图及元器件清单4.1 总原理图图11 电阻、电容、电感参数测试总原理图图12 测量电阻、电容部分的原理图图13 测量电感以及 ±5V 发生原理图4.2 元器件清单元件序号型号数量备注U1STC89C52RC1单片机R3A103J1排阻R2, R3, R17, R1810KΩ4电位器X111.0592M1晶振C325V, 10uF1电解电容C1, C2, C11103 (0.01uF)3瓷片电容R1, R13, R1810KΩ3电阻J1, J2, J3, J4—4按键U216021液晶A1, A2NE5552555 定时器R4300Ω1电阻R5, R6510KΩ2电阻C4~C9104 (0.1uF)6瓷片电容R7, R9100KΩ2电阻C1050V, 22uF1电解电容Q1~Q3S9108 (NPN)3三极管R102KΩ1电阻R8, R11, R141KΩ3电阻C12, C1350V, 47uF2电解电容R12, R1939KΩ2电阻R15, R1651Ω2电阻C1425V, 470uF1电解电容U3NE555321运放五、程序设计5.1 程序流程图图14 中断程序流程图图15 主程序流程图初始化 (led_init, t_init, keyscan) ↓ 清屏 ↓ 循环: ├── 显示频率 display_f(f) └── 根据 a 值分支: ├── case 1: 计算电阻 R，显示 display_R(R) ├── case 2: 计算电容 C，显示 display_C(C) └── case 3: 计算电感 L，显示 display_L(L)5.2 核心代码中断函数（频率测量）void T0_count() interrupt 1 { switch(a) { case 1: // 电阻测量 while(R_out); while(!R_out); TH0 = 0; TL0 = 0; while(R_out); while(!R_out); th0 = TH0; tl0 = TL0; TR0 = 0; break; case 2: // 电容测量 while(C_out); while(!C_out); TH0 = 0; TL0 = 0; while(C_out); while(!C_out); th0 = TH0; tl0 = TL0; TR0 = 0; break; case 3: // 电感测量 while(L_out); while(!L_out); TH0 = 0; TL0 = 0; while(L_out); while(!L_out); th0 = TH0; tl0 = TL0; TR0 = 0; break; } f = 1000000.0 / 1.085069 / (th0 * 256 + tl0) + 0.5; }主函数void main() { led_init(); // 液晶初始化 t_init(); // 定时器初始化 keyscan(); // 按键检测 write_com(0x01); // 清屏 while(1) { display_f(f); switch(a) { case 1: // 电阻: R = (T/0.693 - 150) 换算 R = (ulong)(5000000.0 / 0.6931472 / f - 150 + 0.5); display_R(R); break; case 2: // 电容: C = 换算公式 C = (int)(100000000.0 / 153 / 0.6931472 / f + 0.5); display_C(C); break; case 3: // 电感: L = 1/(4π²f²C) 换算 L = (int)(1000000000000.0 / 0.1 / PI / PI / f / f + 0.5); display_L(L); break; } } }显示函数// 频率显示 void display_f(ulong f) { uchar count = 0; ulong f0 = f; while(f) { f = f / 10; count++; } for(num = 5 + count; num > 5; num--) { table2[num] = f0 % 10 + 48; f0 = f0 / 10; } write_com(0x80); for(num = 0; num < 6 + count; num++) { write_data(table2[num]); delayms(5); } } // 电阻显示 void display_R(ulong R) { uchar count = 0; ulong R0 = R; while(R) { R = R / 10; count++; } for(num = 6 + count; num > 6; num--) { table3[num] = R0 % 10 + 48; R0 = R0 / 10; } write_com(0x80 + 0x40); for(num = 0; num < 7 + count; num++) { write_data(table3[num]); delayms(5); } } // 电容显示 void display_C(uint C) { uchar count = 0; uint C0 = C; while(C) { C = C / 10; count++; } for(num = 5 + count; num > 5; num--) { table4[num] = C0 % 10 + 48; C0 = C0 / 10; } write_com(0x80 + 0x40); for(num = 0; num < 6 + count; num++) { write_data(table4[num]); delayms(5); } } // 电感显示 void display_L(uint L) { uchar count = 0; uint L0 = L; while(L) { L = L / 10; count++; } for(num = 5 + count; num > 5; num--) { table5[num] = L0 % 10 + 48; L0 = L0 / 10; } write_com(0x80 + 0x40); for(num = 0; num < 6 + count; num++) { write_data(table5[num]); delayms(5); } }键盘检测函数void keyscan() { if(key_R == 0) // 检测电阻按键 { delayms(10); // 消抖 if(key_R == 0) a = 1; } else if(key_C == 0) // 检测电容按键 { delayms(10); if(key_C == 0) a = 2; } else if(key_L == 0) // 检测电感按键 { delayms(10); if(key_L == 0) a = 3; } else while(key_R && key_C && key_L); // 等待按键按下 }5.3 完整程序清单及protues仿真文件（附录）见文末附录部分。六、安装与调试6.1 仿真调试（1）电阻测量电路仿真图16 电阻测量的仿真电路图图17 电阻测量的仿真输出波形（2）电容测量电路仿真图18 电容测量的仿真电路图图19 电容测量的仿真输出波形（3）电感测量电路仿真图20 电感测量的仿真电路图图21 电感测量的仿真输出波形调试要点接通电源，用示波器观察输出波形，若为方波，则电路焊接无误，否则检查电路[3]在调试过程中发现，若改变电源电压，输出方波的频率会发生变化，计算出的数值存在一定误差当 VCC 为 3.25V 左右时误差较小液晶显示电路调试将测量电路的输出分别与单片机的 P1^5、P1^6、P1^7 相接，观察液晶是否显示测量结果在调试过程中发现，电阻、电容的测量误差较小由于电容三点式震荡电路的频率不稳定，电感测量的误差较大仿真整体显示图22 电阻测量显示图23 电容测量显示图24 电感测量显示图25 电源生成模块显示6.2 实物调试实物按照仿真电路搭建，通电显示 "Welcome! RCL detector"。图26 实物开机界面电阻检测插入 2.7KΩ 电阻若显示不准确，调节仿真中 R2 对应的电位器即可改变输出频率，使得检测精准检测显示 2735Ω，可见调试准确图27 电阻检测显示电容检测插入 0.1uF 电容若显示不准确，调节仿真中 R3 对应的电位器即可改变输出频率，使得检测精准检测显示 101pF，可见调试准确[4]图28 电容检测显示电感检测插入 65mH 电感若显示不准确，调节程序计算公式5，即可改显示结果，使得检测精准检测显示 65535uH，可见调试准确图29 电感检测显示八、参考文献[1]杨沁佳.浅谈电感传感器微位移检测仪的原理与设计[J].数字通信世界,2019(09):143+159.[2]张璐雅,阮景.一种基于555时基电路的振荡器设计[J].集成电路应用,2019,36(12):12-13.[3]谢琪林.浅谈STC89S51单片机时序[J].电子测试,2020(24):139-140.[4]黄江.基于STM32的高精度电容测量仪设计[J].信息技术与信息化,2020(11):140-141.[5]王晓辉,王智永,韩智伟,胡帅可,谢印庆.基于三极管放大原理的电容三点式LC振荡器的设计[J].电子世界,2020(03):206.[6] E. L. Pankratov. An approach to model manufacturing of an enhanced swing differential Colpitts oscillator based on heterostructures to increase density of their elements with account mismatch-induced stress: on optimization of annealing. 2020, :1-19.九、附录-完整软件程序与protues仿真文件// ============================================ // RCL 测量仪程序 // 基于 STC89C52RC + NE555 + LCD1602 // ============================================ #include <reg52.h> #define uint unsigned int #define uchar unsigned char #define ulong unsigned long #define PI 3.1415926 // ========== 字符串常量 ========== uchar code table1[8] = "Welcome! RCL detector"; uchar table2[16] = "f(Hz)="; uchar table3[16] = "R(Ohm)="; uchar table4[16] = "C(pF)="; uchar table5[16] = "L(uH)=";
利用图像处理技术mfc设计细胞识别程序-C++
{mtitle title="目录"/}一、图像处理设计目标1.1 课题与技术指标1.2 任务点二、设计思路三、创建工程及算法分析3.1 预备工作及工程创建3.2 打开 BMP 图片与显示 HSI 值代码分析主要代码3.3 Mark - 细胞标记代码分析主要代码3.4 OnTwoValue() - 二值化代码分析状态标记说明主要代码3.5 OnFillHoles() - 填洞代码分析主要代码3.6 shrink() - 收缩代码分析主要代码3.7 findcenter() - 中心点获取代码分析合并中心点去除多余圆或者错误圆主要代码3.8 count() - 统计代码分析3.9 OnCellprgAll() - 按序执行全部四、错误情况及分析4.1 未声明全局变量信息头4.2 错把指针当作 int 型4.3 软件菜单栏突然丢失4.4 矩形框在鼠标未按下就出现了五、总结参考文献一、图像处理设计目标1.1 课题与技术指标课题： 利用图像处理技术设计细胞识别程序。设计指标：实验 VS2019 MFC 开发平台待识别图像为 24bit 的真彩色细胞图像进行处理要求识别出细胞，并且保证准确度情况下，统计出细胞的个数和大小1.2 任务点完成图像标注：添加 cdib.h、cdib.cpp、添加函数、添加消息响应函数、添加菜单、打开图像完成细胞的判别：持续判断 Maybe 点邻域有无 Mark 点、Sobel 计算边缘、删除孤立边缘、生成黑白图像细胞收缩：利用 stack、vector 获取孔洞坐标、填充孔洞、Edge 处置 0、4 方向、8 方向交替生成边缘细胞中心点信息获取：递归算法、判别局部是否全是边缘、储存全部中心位置错误信息的删除：计算中心点均值、半径、去除半径过小的点、包含圆的剔除、相交过大圆的剔除、信息统计与显示二、设计思路图像处理之细胞识别的主要工作就是识别细胞数目以及选择出指定大小细胞。设计思路如下图所示。同时我们要去除不符合要求的中心点，来确定最终的细胞数目，去除太小和太大的细胞1，并结合实际来修改各种参数，设计合理。图1 系统设计思路（流程图：打开图像 → HSI 转换 → 细胞标记 → 二值化 → 填洞 → 收缩 → 中心点获取 → 错误删除 → 统计输出）三、创建工程及算法分析3.1 预备工作及工程创建（1）VS2019 安装 MFC 与 C++ 开发环境（2）创建 MFC 工程，配置 MFC 应用程序向导图2 创建工程 / 图3 MFC 配置3.2 打开 BMP 图片与显示 HSI 值代码分析（1）在 OnDraw 函数实现显示图片；在 messages 中添加 display() 实现打开一幅图像的功能。在 LoadBmp() 函数中利用 fopen 实现自动打开图片，利用 fread 读取图片信息。（2）通过：查看 → 建立类向导 → 添加 OnMouseMove() 函数，添加代码实现获取所要信息；实现鼠标移动显示 HSI。（3）通过函数 RgbtoHsi 实现 RGB 向 HSI 的转化。RGB → HSI 转换原理：RGB 向 HSI 模型的转换是由一个基于笛卡尔直角坐标系的单位立方体向基于圆柱极坐标的双锥体的转换。基本要求是将 RGB 中的亮度因素分离，将色度分解为色调和饱和度，并用角向量表示色调2。如果直接对 R、G、B 处理，其处理过程中很可能会引起三个量不同程度的变化，这样就会产生色差问题，甚至带来颜色上的失真。HSI 模型的出现，使得在保持色彩无失真的情况下实现图像处理成为可能。图4 HSI 显示效果主要代码// HSI 主要代码示意 void RgbtoHsi(RGB* rgb, HSI* hsi) { // 将 RGB 转换为 HSI 色彩空间 // H: 色调, S: 饱和度, I: 亮度 // 分离亮度因素，保持色彩无失真 }图5 HSI 主要代码3.3 Mark - 细胞标记代码分析确定 Mark 与 mbMark 是通过半径来的，通过计算图像上的某个像素点与细胞内部像素点的欧几里得距离与归一化门限值分别为 0.09 和 0.15 比较：r < 0.09 → Mark（红色，细胞内部）0.09 < r < 0.15 → mbMark（蓝色，可能边界）OnMouseMove 函数里调用 RgbtoHsi(&rgb, &Hsi) 函数，可以在屏幕上显示鼠标所指点的坐标以及 RGB、HSI 和灰度值，通过 HSI 的可以选取合适的阈值来找到细胞以及边界3。边缘提取的方法：先滤波，去除噪声的影响，防止细胞内的噪声的影响之后用 Sobel 算子 求出边界之后画一个 5×5 的矩形，如果没有遇到边界，是噪声，去除边界点是绿色。细胞边界分别用红色、暗红、蓝色和绿色标记出来主要代码// Mark 主要代码示意 // 根据 HSI 距离判断像素属性 // Sobel 边缘检测 + 噪声去除 // 多色标记不同区域图6 Mark 主要代码 / 图7 标记后情况3.4 OnTwoValue() - 二值化代码分析背景灰度值为 128，细胞灰度值为 240，边缘为 255。二值化便于轮廓提取。均值滤波的基本原理是用均值代替原图像中的各个像素值，即对待处理的当前像素点 (x, y)，选择一个模板，该模板由其近邻的若干像素组成，求模板中所有像素的均值，再把该均值赋予当前像素点 (x, y)，作为处理后图像在该点上的灰度 g(x, y)，即 g(x, y) = 1/m ∑f(x, y)；m 为该模板中包含当前像素在内的像素总个数。状态标记说明标记值含义0x7Xedge 边界（表示边界没 Mark，存在为四边）0x8XMark -- not edge（是细胞）0xfXMark -- edge0xX1visited（已访问）0x2CENTERED（中心点）m_vCenterPoints.at(j) —— 存储最后中心点的地方主要代码// 二值化主要代码示意 // 灰度阈值分割 + 均值滤波 // 状态标记管理图8 二值化主要代码 / 图9 二值化现象3.5 OnFillHoles() - 填洞代码分析在阈值处理时，如果像素在阈值范围内，则像素将被标志。孔洞填充将先统计所有连通的非标志区域面积，总会有一个或者几个面积特别大的区域，其它的都是面积相对较小的区域。较小或者很小的往往就是系统所要填充的孔洞了。填洞方法：用栈（stack）、向量（vector）处理从四个方向遍历，没访问过的黑点进栈，直到边和走完之后读值到 xt, yt 并去值，v 放的是点的位置没有碰到边界和小于 100，则填洞，即令洞的各点值为 Mark 值将细胞中灰度值为 128 的部分的灰度值设置为 2404填完细胞中的洞（即为 0 的值）后，处理非 Mark 的边界值（目的是打开边缘），设为 0。主要代码// 填洞主要代码示意 // stack + vector 获取孔洞坐标 // 连通区域面积统计 // 小区域填充为 Mark 值图10 填洞主要代码 / 图11 填洞现象3.6 shrink() - 收缩代码分析收缩的目的是为了方便计数。扫描图像，对图像进行预先的 3 次腐蚀，判断所生成边界点，然后根据原理判定是否标注该点，存放所标志的中心点，便于统计细胞个数及计算细胞半径。算法：由 Mark 生成边界，我们有四邻域生成边界和八邻域生成边界判断该点是否为 Mark 点，如果是 Mark 点的话，判断 i, j 是否是我们选取图片的边界，如果是的话，将该点变成边缘点否则判断它的上下左右（周围八个点）是否有非 Mark 点，如果有，则将这边变成边缘点，反之不变最后去掉边界则完成收缩主要代码// 收缩主要代码示意 // 3次腐蚀预处理 // 4/8邻域边界生成 // 边界点判定与标记图12 收缩主要代码及现象3.7 findcenter() - 中心点获取代码分析通过判断 MARK 点上下左右四个方向或者八个方向是否有非 Mark 点，如果有的话即认为是边界，将该点加上边界标志。在收缩的过程（直到没有边界可去）中：清除所有标志点在不超过边下，没有被访问过的边缘，四个方向全是非 Mark 的话（收缩 k < 2 时）则是孤立点k >= 2，是中心点，保存 x, y, 半径还有除了边界就是背景，这也要保存（就是消失前保存）Mark(i, j)： 八个方向，没有访问过的 Mark，且是边界点，则保存SaveIT(i, j)： 这点不是中心点（相当于没有访问过）则设为中心点（并保存）；已经是中心点则去除标志，八方向寻找中心点值得注意的是我们也要去除半径不大于 2 的孤立点，因为我们认为它的半径太小，是噪声。如果是半径大于 2 的孤立点，我们对他进行标记成中心点，对半径做一点补偿（pt.radius = k + pre_shrink_count + 4，4 为补偿），然后入队。合并中心点本点是中心点，则八个方向看都不是中心点，则保存。有相连的话，多点求中心与半径（用到了 CalcCenterArea(i, j)）。CalcCenterArea(i, j)： 八方向求中心点后去除标志，循环统计。半径取最大，而 x, y 则是取平均。去除多余圆或者错误圆相近圆： 圆心距离小于 10，则取半径小的中心点为中心点，取半径最大值 + 2去除潜在的错误： 即半径小于 9 的去掉。但四个方向，边部补偿，防止边部的细胞被去除多圆相交时，不相交部分小于则去除：首先，相交部分先取出来保存之后，单个圆内的交上了被标志（画一个方框然后统计之内的点数）之后单个圆不相交的进行统计不相交的占 50% 以下则清除本圆主要代码// 中心点获取主要代码示意 // 递归算法判别局部边缘 // 孤立点过滤与半径补偿 // 中心点合并与错误圆剔除图13 中心点获取主要代码及现象3.8 count() - 统计代码分析首先图像重新打开，然后获取细胞内部的 HSI 的最大值和最小值，并且计算细胞、平均半径、平均面积等值。Count() 函数中首先调用了重载函数 reload()，将图片还原，随后将之前细胞识别所保留下来的信息（细胞个数），从 view.h 中提取信息，将细胞数、半径、面积显示在对话框中。利用前面修正的结果，在 Count 模块进行总的计数，计算出平均半径和平均面积并输出文件重新加载模块： 如果 noclick 置为 true，则进行重新加载图片图14 重新加载图片 / 图15 最终标记现象3.9 OnCellprgAll() - 按序执行全部void OnCellprgAll() { // 依次调用前面各个函数 // 实现细胞识别的所有操作步骤 }图16 OnCellprgAll()代码分析： 不难看出调用了前面各个函数可以依次实现细胞识别的所有操作步骤。四、错误情况及分析4.1 未声明全局变量信息头图17 错误案例1原因： 缺少必要的头文件包含或全局变量声明修正： 在适当位置添加全局变量声明4.2 错把指针当作 int 型图18 错误案例2修正： 应将 int m_pImage; 改为 BYTE* m_pImage;4.3 软件菜单栏突然丢失图19 错误案例3原因： 误碰软件，把菜单移出去了修正： 可以移动菜单栏使其恢复正常图20 修正错误4.4 矩形框在鼠标未按下就出现了原因： OnMouseMove 中判断条件不对修正： 检查鼠标按下状态标志位的逻辑判断五、总结本项目基于 VS2019 MFC 平台，利用图像处理技术实现了细胞识别程序。主要技术路线包括：HSI 色彩空间转换 —— 分离亮度与色度，保持色彩无失真处理Sobel 边缘检测 + 噪声过滤 —— 提取细胞边界二值化与形态学处理 —— 填洞、腐蚀收缩，简化细胞轮廓递归中心点检测 —— 通过迭代收缩获取细胞中心后处理优化 —— 去除噪声点、合并相近圆、剔除错误检测统计输出 —— 细胞个数、平均半径、平均面积参考文献1-2 ↩ 朱会平, 陈志远. 基于细胞显微图像的数量统计应用[J]. 实验室科学, 2011, 14(05): 73-75. ↩ 蔡朋杞. 红细胞识别系统的设计与实现[D]. 电子科技大学, 2011. ↩ 赵秋影. 人体细胞识别技术研究[D]. 长春理工大学, 2007. ↩
适用场景：复杂电子系统 / 高可靠FPGA-MCU协同设计 关键词：FPGA · STM32 · EBI · LocalBus · 异步SRAM · EE学术{mtitle title="目录"/}1. 为什么选EBI而非SPI？2. EBI系统框图3. EBI开发手册下载4. EBI读写时序EBI读时序EBI写时序5. EBI硬件连接与信号定义5.1 信号连接表5.2 硬件设计注意事项6. FPGA端Verilog接口设计6.1 模块接口定义6.2 核心设计要点6.2.1 信号直通与数据三态控制3.2.2 写信号同步6.2.3 读信号同步7. 内部模块连接示例8. STM32端HAL配置与驱动8.1 GPIO初始化8.2 FMC异步SRAM模式初始化8.3 读写驱动函数9. 读写时序分析9.1 读时序 (FPGA → STM32)9.2 写时序 (STM32 → FPGA)10. 关键设计决策说明10.1 为什么写信号只用1级同步，读信号用3级？10.2 三态门控制逻辑10.3 地址直通 vs 同步EBI开发手册下载1. 为什么选EBI而非SPI？在高可靠嵌入式系统中，STM32与FPGA通信的常见方式有SPI、I2C、UART等串行接口，以及EBI（External Bus Interface）等并行总线。虽然SPI实现简单，但在需要高带宽、低延迟、内存映射访问的场景下，EBI并行总线具有显著优势：对比维度SPIEBI数据宽度1~4 bit (QSPI)8/16 bit理论带宽~50 MB/s (QSPI)~100+ MB/s访问方式寄存器操作内存映射 (直接读写)DMA支持有限原生支持适用场景控制命令、低速数据图像缓冲、FFT数据流、航电总线对于需要FPGA处理高速数据流（如传感器采集、信号处理）并将结果回传MCU的场景，EBI允许STM32像访问内部SRAM一样直接读写FPGA内部寄存器或FIFO，无需复杂的协议栈开销。这种"内存映射"方式使得CPU可以通过简单的指针操作完成数据交换，几乎零额外软件开销。2. EBI系统框图3. EBI开发手册下载见文章末尾4. EBI读写时序EBI读时序EBI写时序5. EBI硬件连接与信号定义以STM32F407 + FPGA（Xilinx/Altera）为例，采用16位数据宽度、非复用地址模式，典型连接如下：5.1 信号连接表STM32 引脚FPGA 引脚信号说明PD14~PD15, PE7~PE15IO_EBI_data[15:0]EBI数据总线 (16位双向)PF0~PF5, PG0~PG13I_EBI_addr[23:0]EBI地址总线 (24位，可寻址16MB)PG9I_EBI_CS_nEBI片选 (低有效)PD4I_EBI_OE_nEBI读使能 (低有效)PD5I_EBI_WE_nEBI写使能 (低有效)—I_sys_clkFPGA系统时钟 (≥100MHz)—I_rst_n系统复位 (低有效)地址映射：Bank1_NE2 → 0x6400_0000 ~ 0x64FF_FFFF (16MB空间)5.2 硬件设计注意事项⚠️ 关键提示FPGA的IO电平必须与STM32匹配（通常 3.3V LVTTL/LVCMOS33）数据线建议串联 22~47Ω 电阻抑制信号反射，尤其是高速运行时地址线若不需要全部使用，可接地或接固定电平，减少FPGA引脚占用若使用等待信号（NWAIT），需在EBI配置中使能，并在FPGA中正确驱动航空电子场景需特别关注 EMC/EMI 设计，建议增加滤波和屏蔽6. FPGA端Verilog接口设计FPGA侧的核心任务是模拟一个"SRAM设备"，响应STM32的读写时序。以下是基于异步SRAM模式的完整Verilog接口模块，直接对应你的实际工程代码：6.1 模块接口定义module EBI_LOCALBUS ( /* --------------------- Input Signals --------------------- */ input I_sys_clk, // 系统时钟 input I_rst_n, // 系统复位 input I_EBI_CS_n, // EBI片选 input I_EBI_WE_n, // EBI写信号 input I_EBI_OE_n, // EBI读信号 input [23 : 00] I_EBI_addr, // EBI地址 (24位) inout [15 : 00] IO_EBI_data, // EBI数据总线 (16位双向) input [15 : 00] I_EBI_RD_data, // CPU读数据 (来自内部模块) /* --------------------- Output Signals -------------------- */ output [15 : 00] O_EBI_WR_data, // CPU写数据 (输出到内部模块) output O_EBI_CS_n, // 片选转接 output reg O_EBI_WE_n, // 写信号同步输出 output O_EBI_RD_n, // 读信号同步输出 output [23 : 00] O_EBI_addr // 地址转接 );6.2 核心设计要点6.2.1 信号直通与数据三态控制 // EBI片选直通 assign O_EBI_CS_n = I_EBI_CS_n; // EBI地址直通 assign O_EBI_addr = I_EBI_addr; // 写数据：EBI总线 → FPGA内部 (写操作时数据由STM32驱动) assign O_EBI_WR_data = IO_EBI_data; // 读数据：FPGA内部 → EBI总线 (仅在片选有效且读使能有效时驱动) assign IO_EBI_data = ( (I_EBI_CS_n == 1'b0) && (S_EBI_RD_N_d2 == 1'b0) ) ? I_EBI_RD_data : 16'bz;关键设计：O_EBI_CS_n 和 O_EBI_addr 为直通信号，不做时钟域转换，确保地址和片选的最小延迟IO_EBI_data 采用三态控制：仅在 CS_n == 0 且 RD_N_d2 == 0 时驱动读数据，否则置高阻态，避免总线冲突O_EBI_WR_data 直接采样 IO_EBI_data，因为写操作时数据总线由STM32驱动，无需三态判断3.2.2 写信号同步 // EBI写信号打拍同步 always @(posedge I_sys_clk or negedge I_rst_n) begin if (I_rst_n == 1'b0) begin O_EBI_WE_n <= 1'b1; // 复位后写无效 end else begin O_EBI_WE_n <= I_EBI_WE_n; end end设计意图：写信号经过1级同步，从异步EBI域转入FPGA系统时钟域同步后的 O_EBI_WE_n 可直接用于内部模块的写使能，配合 O_EBI_addr 和 O_EBI_WR_data 完成一次完整的写操作6.2.3 读信号同步 reg S_EBI_RD_N_d0; reg S_EBI_RD_N_d1; reg S_EBI_RD_N_d2; // EBI读信号三级打拍 always @(posedge I_sys_clk or negedge I_rst_n) begin if (I_rst_n == 1'b0) begin S_EBI_RD_N_d0 <= 1'b1; S_EBI_RD_N_d1 <= 1'b1; S_EBI_RD_N_d2 <= 1'b1; end else begin S_EBI_RD_N_d0 <= I_EBI_OE_n; S_EBI_RD_N_d1 <= S_EBI_RD_N_d0; S_EBI_RD_N_d2 <= S_EBI_RD_N_d1; end end assign O_EBI_RD_n = S_EBI_RD_N_d2;为什么读信号需要3级同步？读信号采用三级延迟（而非写信号的1级），原因如下：同步级数作用S_EBI_RD_N_d0第一级同步，消除亚稳态S_EBI_RD_N_d1第二级同步，稳定信号S_EBI_RD_N_d2第三级延迟，为FPGA内部模块预留数据准备时间读操作需要FPGA内部模块在检测到读使能后，将数据放到 I_EBI_RD_data 上，再通过三态门驱动到 IO_EBI_data。三级延迟确保了：内部模块有足够的时间响应读请求数据在 S_EBI_RD_N_d2 == 0 时已经稳定满足STM32 EBI的数据建立时间要求7. 内部模块连接示例EBI_LOCALBUS 模块本身是一个总线桥接器，需要配合内部功能模块使用。以下是一个典型的寄存器文件连接示例：module internal_regfile ( input I_sys_clk, input I_rst_n, input I_cs_n, // 来自 EBI_TO_LOCALBUS.O_EBI_CS_n input I_we_n, // 来自 EBI_TO_LOCALBUS.O_EBI_WE_n input I_rd_n, // 来自 EBI_TO_LOCALBUS.O_EBI_RD_n input [23:0] I_addr, // 来自 EBI_TO_LOCALBUS.O_EBI_addr input [15:0] I_wr_data, // 来自 EBI_TO_LOCALBUS.O_EBI_WR_data output reg [15:0] O_rd_data // 送到 EBI_TO_LOCALBUS.I_EBI_RD_data ); reg [15:0] reg_file [0:255]; // 256个16位寄存器 integer i; initial begin for (i = 0; i < 256; i = i + 1) reg_file[i] = 16'd0; end // 写操作：WE_n下降沿 (同步后的信号) always @(posedge I_sys_clk or negedge I_rst_n) begin if (!I_rst_n) begin // 复位逻辑 end else if (!I_cs_n && !I_we_n) begin reg_file[I_addr[7:0]] <= I_wr_data; end end // 读操作：组合逻辑输出 (确保在RD_n有效时数据已稳定) always @(*) begin if (!I_cs_n && !I_rd_n) O_rd_data = reg_file[I_addr[7:0]]; else O_rd_data = 16'h0000; end endmodule顶层连接：module top_fpga_stm32 ( input sys_clk, input sys_rst_n, // EBI物理接口 inout [15:0] fmc_data, input [23:0] fmc_addr, input fmc_cs_n, input fmc_oe_n, input fmc_we_n ); wire [15:0] ebi_rd_data; wire [15:0] ebi_wr_data; wire ebi_cs_n; wire ebi_we_n; wire ebi_rd_n; wire [23:0] ebi_addr; EBI_LOCALBUS u_ebi_bridge ( .I_sys_clk (sys_clk), .I_rst_n (sys_rst_n), .I_EBI_CS_n (fmc_cs_n), .I_EBI_WE_n (fmc_we_n), .I_EBI_OE_n (fmc_oe_n), .I_EBI_addr (fmc_addr), .IO_EBI_data (fmc_data), .I_EBI_RD_data (ebi_rd_data), .O_EBI_WR_data (ebi_wr_data), .O_EBI_CS_n (ebi_cs_n), .O_EBI_WE_n (ebi_we_n), .O_EBI_RD_n (ebi_rd_n), .O_EBI_addr (ebi_addr) ); internal_regfile u_regfile ( .I_sys_clk (sys_clk), .I_rst_n (sys_rst_n), .I_cs_n (ebi_cs_n), .I_we_n (ebi_we_n), .I_rd_n (ebi_rd_n), .I_addr (ebi_addr), .I_wr_data (ebi_wr_data), .O_rd_data (ebi_rd_data) ); endmodule8. STM32端HAL配置与驱动STM32侧使用HAL库配置FMC/EBI为异步SRAM模式。以下代码基于STM32F407，使用Bank1_NE2（对应地址 0x64000000）：8.1 GPIO初始化#include "stm32f4xx_hal.h" #define FPGA_BASE_ADDR 0x64000000 // 内存映射指针 (16位访问) volatile uint16_t *fpga_regs = (volatile uint16_t *)FPGA_BASE_ADDR; static void FMC_GPIO_Init(void) { GPIO_InitTypeDef GPIO_InitStruct = {0}; __HAL_RCC_GPIOD_CLK_ENABLE(); __HAL_RCC_GPIOE_CLK_ENABLE(); __HAL_RCC_GPIOF_CLK_ENABLE(); __HAL_RCC_GPIOG_CLK_ENABLE(); // 数据总线 D0~D15: PD14/15, PE7~15 GPIO_InitStruct.Pin = GPIO_PIN_14 | GPIO_PIN_15; GPIO_InitStruct.Mode = GPIO_MODE_AF_PP; GPIO_InitStruct.Pull = GPIO_NOPULL; GPIO_InitStruct.Speed = GPIO_SPEED_FREQ_VERY_HIGH; GPIO_InitStruct.Alternate = GPIO_AF12_FMC; HAL_GPIO_Init(GPIOD, &GPIO_InitStruct); GPIO_InitStruct.Pin = GPIO_PIN_7 | GPIO_PIN_8 | GPIO_PIN_9 | GPIO_PIN_10 | GPIO_PIN_11 | GPIO_PIN_12 | GPIO_PIN_13 | GPIO_PIN_14 | GPIO_PIN_15; HAL_GPIO_Init(GPIOE, &GPIO_InitStruct); // 地址总线 A0~A5: PF0~PF5 (可扩展至A23) GPIO_InitStruct.Pin = GPIO_PIN_0 | GPIO_PIN_1 | GPIO_PIN_2 | GPIO_PIN_3 | GPIO_PIN_4 | GPIO_PIN_5; HAL_GPIO_Init(GPIOF, &GPIO_InitStruct); // 控制信号: NOE(PD4), NWE(PD5), NE2(PG9) GPIO_InitStruct.Pin = GPIO_PIN_4 | GPIO_PIN_5; HAL_GPIO_Init(GPIOD, &GPIO_InitStruct); GPIO_InitStruct.Pin = GPIO_PIN_9; HAL_GPIO_Init(GPIOG, &GPIO_InitStruct); }8.2 FMC异步SRAM模式初始化void FMC_FPGA_Init(void) { SRAM_HandleTypeDef hsram = {0}; FMC_NORSRAM_TimingTypeDef Timing = {0}; FMC_GPIO_Init(); __HAL_RCC_FMC_CLK_ENABLE(); hsram.Instance = FMC_NORSRAM_DEVICE; hsram.Extended = FMC_NORSRAM_EXTENDED_DEVICE; // Bank1_NE2, 16位数据宽度, SRAM类型 hsram.Init.NSBank = FMC_NORSRAM_BANK2; hsram.Init.DataAddressMux = FMC_DATA_ADDRESS_MUX_DISABLE; // 非复用 hsram.Init.MemoryType = FMC_MEMORY_TYPE_SRAM; hsram.Init.MemoryDataWidth = FMC_NORSRAM_MEM_BUS_WIDTH_16; hsram.Init.BurstAccessMode = FMC_BURST_ACCESS_MODE_DISABLE; hsram.Init.WaitSignalPolarity = FMC_WAIT_SIGNAL_POLARITY_LOW; hsram.Init.WrapMode = FMC_WRAP_MODE_DISABLE; hsram.Init.WaitSignalActive = FMC_WAIT_TIMING_BEFORE_WS; hsram.Init.WriteOperation = FMC_WRITE_OPERATION_ENABLE; hsram.Init.WaitSignal = FMC_WAIT_SIGNAL_DISABLE; hsram.Init.ExtendedMode = FMC_EXTENDED_MODE_DISABLE; hsram.Init.AsynchronousWait = FMC_ASYNCHRONOUS_WAIT_DISABLE; hsram.Init.WriteBurst = FMC_WRITE_BURST_DISABLE; hsram.Init.ContinuousClock = FMC_CONTINUOUS_CLOCK_SYNC_ONLY; // 时序配置 (HCLK = 168MHz, 1周期 ≈ 5.95ns) // 需根据FPGA时序报告调整，满足建立/保持时间 Timing.AddressSetupTime = 2; // 地址建立: ~12ns Timing.AddressHoldTime = 1; // 地址保持 Timing.DataSetupTime = 5; // 数据建立: ~30ns Timing.BusTurnAroundDuration = 1; // 总线周转 Timing.CLKDivision = 2; Timing.DataLatency = 2; Timing.AccessMode = FMC_ACCESS_MODE_A; HAL_SRAM_Init(&hsram, &Timing, &Timing); }8.3 读写驱动函数/** * @brief 向FPGA寄存器写入16位数据 */ static inline void FPGA_WriteReg(uint16_t reg, uint16_t value) { fpga_regs[reg] = value; __DSB(); // 数据同步屏障，确保写入完成 } /** * @brief 从FPGA寄存器读取16位数据 */ static inline uint16_t FPGA_ReadReg(uint16_t reg) { uint16_t val = fpga_regs[reg]; __DSB(); return val; } /** * @brief 批量数据写入 */ void FPGA_WriteBuffer(uint16_t reg_base, uint16_t *data, uint32_t len) { for (uint32_t i = 0; i < len; i++) { fpga_regs[reg_base + i] = data[i]; } __DSB(); } /** * @brief 批量数据读取 */ void FPGA_ReadBuffer(uint16_t reg_base, uint16_t *data, uint32_t len) { for (uint32_t i = 0; i < len; i++) { data[i] = fpga_regs[reg_base + i]; } __DSB(); }9. 读写时序分析9.1 读时序 (FPGA → STM32)读时序要点：I_EBI_OE_n 下降沿后，FPGA内部模块开始准备数据经过3个时钟周期（d0 → d1 → d2），S_EBI_RD_N_d2 变为低电平三态门在 S_EBI_RD_N_d2 == 0 时使能，将 I_EBI_RD_data 驱动到 IO_EBI_dataSTM32在 NOE 上升沿采样数据，需确保数据在采样前已稳定（满足DataSetupTime）9.2 写时序 (STM32 → FPGA)写时序要点：I_EBI_WE_n 下降沿表示写周期开始，STM32地址和数据已稳定O_EBI_WE_n 在1个时钟周期后同步到低电平，内部模块在时钟上升沿检测 !O_EBI_WE_n && !O_EBI_CS_n 执行写操作O_EBI_WR_data 直接采样 IO_EBI_data，无需额外延迟，因为写操作时数据总线由STM32持续驱动10. 关键设计决策说明10.1 为什么写信号只用1级同步，读信号用3级？信号同步级数原因I_EBI_WE_n → O_EBI_WE_n1级写操作对FPGA是"被动接收"，数据总线由STM32驱动，FPGA只需在时钟沿采样稳定的数据即可I_EBI_OE_n → S_EBI_RD_N_d23级读操作对FPGA是"主动输出"，需要给内部模块预留时间准备数据，再通过三态门驱动到总线10.2 三态门控制逻辑assign IO_EBI_data = ( (I_EBI_CS_n == 1'b0) && (S_EBI_RD_N_d2 == 1'b0) ) ? I_EBI_RD_data : 16'bz;使用 S_EBI_RD_N_d2 而非 I_EBI_OE_n 的原因：直接使用 I_EBI_OE_n 会导致FPGA在STM32还未准备好接收数据时就驱动总线，可能产生总线冲突使用延迟后的 S_EBI_RD_N_d2 确保：① 内部数据已准备好；② STM32的读使能确实有效；③ 满足数据建立时间10.3 地址直通 vs 同步assign O_EBI_addr = I_EBI_addr; // 直通，无时钟延迟地址采用组合逻辑直通而非同步，原因：地址在EBI访问期间保持稳定，无需跨时钟域处理减少地址到内部模块的延迟，提高访问速度地址稳定性由STM32硬件保证EBI开发手册下载
电子信息类专业考研-简历-就业宝藏公众号：843电子信息站
电子信息类专业（通信、电子、集成电路、人工智能等）的同学们，大学四年转瞬即逝，考研、实习、求职三座大山接踵而至。信息差，往往比努力更致命。从技术、考研到就业，本博客和公众号843电子信息站将会给大家带来很多信息差上的帮助。技术栈考研栈简历与就业栈技术栈可以关注EE学术-刘航宇的博客https://ee.ac.cn/，本博客包含嵌入式、FPGA、数字IC领域多项基础知识以及实战项目，非常适合找工作的宝子们，以此来提高笔试和面试机会。FPGA、STM32视频教程可以关注我的哔站https://space.bilibili.com/470370345考研栈欢迎大家报考考研西北大学843电子信息类专业：新一代电子信息技术、电子科学与技术、信息与通信工程专业，西大在行业认可度属于比较高的，毕业生可去央国企、华为、腾讯等大厂。推荐的843专业考研课程网站（学习通上课）：https://edu.ee.ac.cn/简历与就业栈可关注微信公众号：843电子信息站，致力于电子工程-FPGA与嵌入式技术的分享、电子信息就业信息分享；西北大学843考研模电、数电、电路指导等。
格雷码（Gray Code）原理与应用详解-结合工程领域说明
一、什么是格雷码格雷码（Gray Code）是一种特殊的二进制编码方式，它的核心特点是相邻两个数之间只有一位二进制位发生变化。这与普通二进制码不同——比如二进制中 3011011011 到 4100100100 有三位同时翻转，而格雷码中相邻数永远只变一位。二、为什么需要格雷码普通二进制在数值递增时，多位可能同时翻转，这在硬件世界中会引入一个严重问题：亚稳态和毛刺（Glitch）。举个例子：• 二进制从 0111 777 变到 1000 888• 4位同时翻转，由于电路延迟差异，实际可能短暂出现 0101、0010 等错误中间态• 如果此时被采样，就会读到完全错误的数据格雷码从根本上避免了这个问题——任何时候只有1位变化，不存在中间错误态。三、格雷码的主要应用场景应用场景 为什么用格雷码四、格雷码 vs 二进制 对照表（3位）五、FPGA中最经典的用法：异步FIFO// 二进制计数器 → 格雷码转换 → 跨时钟域传输 module gray_code_converter #( parameter WIDTH = 8 )( input WIDTH−1:0WIDTH-1:0WIDTH−1:0 bin, // 二进制计数器值 output WIDTH−1:0WIDTH-1:0WIDTH−1:0 gray // 格雷码输出 ); // 转换公式：gray = bin ^ bin>>1bin >> 1bin>>1 assign gray = bin ^ bin>>1bin >> 1bin>>1; endmodule为什么FIFO指针必须用格雷码？• 写时钟域的写指针要传到读时钟域进行比较• 如果用二进制，多位同时变化 → 跨时钟域采样可能抓到错误值 → 空满判断出错 → 数据丢失或覆盖• 格雷码每次只变1位 → 即使采样时机不对，最多差1个地址 → 不会误判空满状态六、格雷码 ↔ 二进制 转换公式【二进制 → 格雷码】 G(n) = B(n) ^ B(n+1) // 最高位不变，其余位与高位异或 // 或简写： gray = bin ^ (bin >> 1) 【格雷码 → 二进制】 B(n) = G(n) ^ B(n+1) // 从最高位开始，逐位异或恢复 // 或递推： bin[MSB] = gray[MSB] bin[i] = gray[i] ^ bin[i+1] 七、一句话总结格雷码不是为了"计算"方便，而是为了"变化安全"——在硬件世界中，让每一次状态切换都干净、无歧义、无毛刺。这是数字电路从"理论正确"走向"工程可靠"的关键一步，也是FPGA/嵌入式设计中跨时钟域、机械编码器等场景的标准做法。
国家线已出，26复试与27届考研西北大学843电子信息该如何准备？
🔥 26届复试党（迫在眉睫版）🌱 27届考研党（早鸟规划版）27考研概况843专业招生人数考试科目初试题型与分值下面针对新生常见提问的一些问答：国家线终于出了是264分！考西北大学843电子信息的宝子们看过来，这篇一次性说清26届复试和27届初试该怎么准备！🔥 26届复试党（迫在眉睫版）先联系导师，选导师！！提前占据自己喜欢的研究方向⏰ 时间节点要记牢国家线公布后1-2周内，西大自划线+复试名单就会出复试一般安排在3月底-4月初📋 西北大学复试考什么？843电子信息复试通常包含：专业课笔试综合面试实验操作💡 现阶段必做3件事：速查官网 → 按研究生网站或提供的资料看以往复试细则联系导师 → 邮件模板准备好，附上简历+初试成绩狂补专业课 → 重点看初试没考但复试常考的内容💬 西大复试很公平，不歧视双非！本科没项目也别慌，把毕业设计吃透也能聊！推荐的复试指导班和资料✅26 届 843 复试指导课仅需31（资料整理服务费68）不到一顿饭钱轻松助你考研一臂之力，报名链接👉https://mooc1.chaoxing.com/course/portal/f4Jg9QrC9ticE_Jwt1BcCA🌱 27届考研党（早鸟规划版）📌 843电子信息考情速览初试科目：政治、英语一、数学一、843电子基础综合参考书：模电、数电和电路🗓️ 全年时间轴（建议版）全科真题模拟；专业课刷西大历年真题（重点！）⚠️ 西大843避坑提醒：真题重复率不低！务必搞到近10年真题（报名27课程或者考研Q群519462257获取）电路计算题要动手算，别只看不做关注电子学院和计算机学院官网，9月看招生简章有无变动推荐的初试系统全程班和资料（报名特惠488，该班级会送复试）✅27 届 843 电子通信考研系统班：从基础划重点到真题逐题讲，还有复试全程指导，赠送 07-26 年 843/849 真题 + 笔记课件 + 复试资料包，报名链接👉https://mooc1.chaoxing.com/course/260044360.html请记住：初试分数是硬道理，复试表现是加分项别被"本科出身"焦虑绑架，西大真的很公平现在准备完全来得及，执行力比完美计划更重要27考研概况西北大学在大厂如华为、中兴、腾讯和阿里的认可度一向不错，西北大学电子信息类专业在211中报名人数一直较少，21~25年，这几年来看，复试分数线一直都是国家线或者比国家线高几分，因此从报考性价比和上岸概率来说无疑是个不错的选择！843专业招生人数新一代电子信息专硕专硕专硕120人左右，电子科学与技术（学硕）20人左右，信息与通信工程（学硕）20人左右考试科目模电、数电、电路----（三门课不少章节不考，考的不算多）初试题型与分值初试：三门，每门2~3题，每科目占50分考察基础理解程度下面针对新生常见提问的一些问答：问：西北大学843就业情况如何？答：就业不错，高的有年薪50~60W的，也低的也有18W、15W的，每年有不少去大厂、银行的。问：西北大学843三个专业初试是一样的吗？答：完全一样，卷子也一样，复试略有不同问：我本科不是电子信息类专业可以报名吗？答：可以，不歧视，根据以往843考研班统计结果来看，是有不少跨专业上岸的，跨幅最大是本科土木问：我本科是二本，专升本可以吗？答：可以报名，考试流程都是正常的，对于这类学生可能存在自身学习能力低下，但是只要努力就会有结果，根据以往843考研班统计结果：每年都有二本上岸的，2024年有两位是专升本过来的问：有没有843考研交流群？答：有，推荐下面这个843群有500多人QQ群号：519462257QQ群号：519462257QQ群号：519462257点击快速加入，西大843QQ交流大群问：843初试都有考哪些东西?答：模电，数电，电路分析三本书，不过不少地方不考，不用太担心！如果不知道重点可以进一步问学长问：是否有推荐的靠谱843课程班或资料？答：下面两个链接是推荐的843班https://edu.ee.ac.cn/https://mooc1.chaoxing.com/course/260044360.html如果只是需要考研初试复试真题资料话可以联系学长哦~问：843复试难吗，歧视双非吗？答：不难中规中矩，不歧视双非，每年有二本上岸的，双非压线上岸的问：843报考专业如何选择？答：这个开放的，大家可能根据自己本科专业或者喜好进行选择，学硕毕业要求会难一些，其次招生人数也会少一些
<DMA简介ZYNQ DMA简介三、AXI DMA IP简介四、AXI DMA参数与接口分析Xilinx FPGA里面的AXI DMA IP核的简单用法DMA简介DMA是一种内存访问技术，允许某些计算机内部的硬件子系统可以独立的直接读写内存，而不需要CPU介入处理，从而不需要CPU的大量中断负载，否则，CPU需要从来源把每一片段的数据复制到寄存器，然后在把他们再次写回到新的地方，在这个时间里，CPU就无法执行其他的任务。DMA是一种快速数据传送方式，通常用来传送数据量较多的数据块。使用DMA时，CPU向DMA控制器发送一个存储器传输请求，这样当DMA控制器在传输的时候，CPU执行其他的操作，传输完成时DMA以中断的方式通知CPU。DMA传输过程的示意图为：DMA的传输过程为：1、为了配置用DMA传输数据到存储器，处理器（Cortex-A9）发出一条指令。2、DMA控制器把数据从外设传输到存储器或者从存储器传输到存储器，从而较少CPU处理的事务量。3、输出传输完成后，向CPU发出一个中断通知DMA传输可以关闭。为了发起传输事务，DMA控制器必须得到以下信息：（1）、源地址——数据被读出的地址（2）、目的地址——数据被写入的地址（3）、传输长度——应传输的字节数ZYNQ DMA简介ZYNQ提供了两种DMA，一种是集成在PS中的硬核DMA，另一种是PL中使用的软核AXI DMA IP。在ARM APU（Application Processor Unit，应用处理单元）设计过程中，已经考虑到大量数据搬移的情况，因此在APU中自带了一个DMA控制器DAMC，这个DMAC驻留在PS内，而且必须通过驻留在内存中的DMA指令编程，这些程序往往需要CPU准备，因此需要部分的CPU参与。DMAC支持多达8个通道，所以多个DMA结构的核可以挂载在单个DMAC上。DMAC与PL的连接是通过AXI-GP接口，这个接口最高支持到32位宽，这也限制了这种模式下的传输速率，理论上最大为600MB/s，这种模式不占用PL资源，但需要对DMA指令编程，会增加软件的复杂性。为了获取更高的速率，可以空间换时间，在PL中添加AXI DMA IP core，并利用AXI_HP接口完成高速的数据传输，各种接口的传输比较为：ZYNQ中ACI_HP接口的分布为：通过PL的DMA和AXI_HP接口传输方式的拓扑图为：DMA的数据传输经过S_AXI_HP接口，每一个HP接口都含有控制和数据fifo，这些fifo为大数据量突发传输提供缓冲，使得HP成为理想的高速数据接口。对DMA的控制或配置通过M_AXI_GP接口（M代表master为PS），传输状态通过中断传达到PS的中断控制器。对M_AXI_GP0理解是：在ZYNQ7处理器系统IP core中，在PS-PL Configuration下的AXI Non Secure Enablement下有一个GP Master AXI Interface选项，可选一个M_AXI_GP0接口。该接口的作用是对PL侧的IP core通过AXI-Lite总线进行配置，如果不仅需要的话直接不使能即可。三、AXI DMA IP简介ZYNQ提供了两种DMA，一种是集成在PS中的硬核DMA，另一种是PL中使用的软核AXI DMA IP。AXI DMA IP核在AXI4-Stream IP接口之间提供高带宽直接存储访问。其可选的scatter gather（SG，链式相关）功能还可以从基于处理器的系统中的中央处理单元（CPU）卸载数据搬运任务。初始化、状态和管理寄存器通过AXI-Lite从接口访问（即数据发出方为PL，PS为Slave），核心功能组成为（这张图很有助于理解DMA中断以及SDK代码，下面会解释）：原图位于AXI_DMA数据手册的第五页。AXI DMA使用了三种总线，分别是：（1）、AXI Memory Map，用于内存交互，AXI4 Memory Map Read用于从DMA读取，AXI4 Memory Map用于向DMA写入。（2）、AXI4-Lite同于对寄存器的配置。（3）、AXI4-Stream接口用于对外设的读写，S2MM（Stream to Memory Mapped，数据流向内存映射）用于对外设读取。AXI_MM2S和AXI_S2MM是AXI_Stream总线，可以发送和接收连续的数据流，无需地址。AXI DMA提供3种模式：（1）、Direct Register模式：用于在MM2S和S2MM通道上执行简单的DMA传输，小的FPGA资源少。有两个通道：一个从Device到DMA，另一个从DMA到Device。应用程序必须设置缓冲区地址和长度字段以启动相应通道中的传输。（2）、Scatter/Gather模式：允许在单个DMA事务中将数据传输到多个存储区域传输数据。（3）、Cyclic DMA模式：四、AXI DMA参数与接口分析1、接口分析：（1）、M_AXI_MM2S：DMA的读通道，从DDR中读取数据。受Enable Read Channel控制，表现为M_AXI_MM2S。（2）、M_AXI_S2MM：DMA的写通道，将数据写入DDR中。受Enable Write Channel控制，表现为M_AXI_S2MM。（3）、M_AXIS_MM2S：DMA将数据发送到具有stream接口IP。（4）、S_AXIS_S2MM：DMA将数据从具有Stream接口的IP中将数据读入。（5）、mm2s_introut：DMA将数据从DDR的映射单元中读出，然后将数据发送到具有Stream接口的IP完成信号。（6）、s2mm_introut：DMA将数据从具有stream接口的IP中读入，并写入到内存映射单元的完成中断信号。2、参数分析（1）、Enable Scatter Gatter Engine链式DMA操作，取消选中该选项可启用directregister模式操作。（2）、Enable Micro DMA改选项会生成高度优化的DMA，资源数量较少，用于传输极少量数据的应用程序。（3）、Width of Buffer Length Register根据IP手册pg021，在direct register模式下，此整数值用于指定控制字段缓冲区长度的有效位数，字节数等于2^（width），即字节读取和字节写入的有效长度都是2^(width)。比如宽度设置为26，可传输的字节数为2^（26）字节。（pg021，78页）。（4）、Address Width指定地址空间的宽度，默认32。（5）、Enable Read ChannelMemory Map Data Width：AXI MM2S存储映射读取总线的数据位宽，可为32、64、128、256、512、1024。Stream Data Width：AXI MM2S AXI-Stream数据总线的位宽，该值必须小于等于Memory Map Data Width，可以为8、16、32、64、128、512、1024。Max Burst Size：最大突发长度设置，指定的是MM2S的AXI4-Memory Map侧的突发周期的最大值，可为2、4、8、16、32、64、128、256。（6）、Enable Write channel：同Read channel。3、关于中断的理解（1）、M_AXI_MM2S：DMA的读通道，从DDR中读取数据。受Enable Read Channel控制，表现为M_AXI_MM2S。在AXI_DMA ip core的输出信号中，有两个中断信号，分别是s2mm_introut和mm2s_introut，mm指的是Memory Mapped，S指的是Stream。Memory Map指的是什么？根据AXI DMA的介绍，AXI DMA提供一个介于AXI4 Memory Mapped 与AXI4 Stream IP之间的高带宽DMA：原话位于IP参考的page5：The AXI DirectMemory Access (AXI DMA) IP core provides high-bandwidth direct memory accessbetween the AXI4 memory mapped and AXI4-Stream IP interfaces.所以，对于DMA来说，S2MM，就是Stream形式的数据到达DDR映射空间，具体的实现方式是Stream数据流先进入DMA，之后再从DMA到Memeory Mapped。MM2S是Memory Mapped将数据送入具有AXI Stream接口的IP。从这里分析mm2s_introut与s2mm_introut信号的区别是分析不出来的，因为数据都是先到DMA，再从DMA发送出去。在第5页还有一张图，讲述AXI DMA的架构：分析这张图，DDR内存映射空间的读写都是通过AXI4Memory Map完成的，也就是说s2mm与mm2s的重点不在PS DDR侧，重点在PL侧，当Stream接口的数据将输出传到DMA时候，这个过程叫做DMA的接收，DMA将映射单元的数据写到stream接口的IP，这个过程叫做DMA的发送。所以！也就可以理解在SDK中将s2mm_introut定义为DMA接收中断，将mm2s_introut定义为发送中断了！所以以下语句就很容易理解了：// DMA接收通道的中断ID #define RX_INTR_ID XPAR_FABRIC_AXIDMA_0_S2MM_INTROUT_VEC_ID #define TX_INTR_ID XPAR_FABRIC_AXIDMA_0_MM2S_INTROUT_VEC_IDXilinx FPGA里面的AXI DMA IP核的简单用法在FPGA里面，AXI DMA这个IP核的主要作用，就是在Verilog语言和C语言之间传输大批量的数据，使用的通信协议为AXI4-Stream。Xilinx很多IP核都是基于AXI4-Stream协议的，例如浮点数Floating-point IP核，以及以太网Tri Mode Ethernet MAC IP核。要想将Verilog层面的数据搬运到C语言里面处理，就要使用DMA IP核。本文以浮点数Floating-point IP核将定点数转换为浮点数为例，详细讲解AXI DMA IP核的使用方法。浮点数IP核的输入输出数据都是32位，协议均为AXI4-Stream。C语言程序首先将要转换的定点数数据通过DMA发送给浮点数IP核，浮点数IP核转换完成后再通过DMA将单精度浮点数结果发回C语言程序，再通过printf打印出来。定点数的数据类型为int，小数点定在第四位上，即：XXXXXXX.X。整数部分占28位，小数部分占4位。转换后浮点数的数据类型为float，可以用printf的%f直接打印出来。工程下载地址：https://pan.baidu.com/s/1SXppHMdhroFT8vGCIysYTQ（提取码：u7wf）MicroBlaze C语言工程的建法不再赘述，请参阅：https://blog.csdn.net/ZLK1214/article/details/111824576以读写Floating-point IP核数据为例首先添加Floating-point IP核，作为DMA的外设端：（主存端为BRAM）这里要注意一下，一定要勾选上TLAST，否则DMA接收端会出现DMA Internal Error的错误：下面是Xilinx DMA手册里面对DMA Internal Error错误的描述：添加AXI DMA IP核：IP核添加好了，但还没有连线：点击Run Connection Automation，自动连接DMA的S_AXI_LITE接口：自动连接浮点数IP核的时钟引脚：添加BRAM控制器：最终的连线结果：修改新建的BRAM的容量为64KB：最终的地址分配方式：保存Block Design，然后生成Bitstream：Bitstream生成后，导出xsa文件：Vitis Platform工程重新导入xsa文件：修改C程序（helloworld.c）的代码：（这里面XPAR_BRAM_2_BASEADDR最好改成0xc0000000，因为生成的xparameters.h配置文件里面BRAM号可能有变化）/* * helloworld.c: simple test application * * This application configures UART 16550 to baud rate 9600. * PS7 UART (Zynq) is not initialized by this application, since * bootrom/bsp configures it to baud rate 115200 * * ------------------------------------------------ * | UART TYPE BAUD RATE | * ------------------------------------------------ * uartns550 9600 * uartlite Configurable only in HW design * ps7_uart 115200 (configured by bootrom/bsp) */ #include <stdio.h> #include <xaxidma.h> #include "platform.h" // DMA无法通过AXI Interconnect访问Microblaze本身的BRAM内存 // 只能访问挂接在AXI Interconnect上的内存 #define _countof(arr) (sizeof(arr) / sizeof(*(arr))) typedef struct { int numbers_in[40]; float numbers_out[40]; } BRAM2_Data; static BRAM2_Data *bram2_data = (BRAM2_Data *)XPAR_BRAM_2_BASEADDR; static XAxiDma xaxidma; int main(void) { int i, ret = 0; XAxiDma_Config *xaxidma_cfg; init_platform(); printf("Hello World\n"); printf("Successfully ran Hello World application\n"); // 初始化DMA xaxidma_cfg = XAxiDma_LookupConfig(XPAR_AXIDMA_0_DEVICE_ID); XAxiDma_CfgInitialize(&xaxidma, xaxidma_cfg); ret = XAxiDma_Selftest(&xaxidma); if (ret != XST_SUCCESS) { printf("XAxiDma_Selftest() failed! ret=%d\n", ret); goto err; } // 初始化DMA的输入数据 printf("numbers_in=%p, numbers_out=%p\n", bram2_data->numbers_in, bram2_data->numbers_out); for (i = 0; i < _countof(bram2_data->numbers_in); i++) { bram2_data->numbers_in[i] = 314 * (i + 1); if (i & 1) bram2_data->numbers_in[i] = -bram2_data->numbers_in[i]; } // DMA开始发送数据 (Length参数的单位为字节) ret = XAxiDma_SimpleTransfer(&xaxidma, (uintptr_t)bram2_data->numbers_in, sizeof(bram2_data->numbers_in), XAXIDMA_DMA_TO_DEVICE); if (ret != XST_SUCCESS) { printf("XAxiDma_SimpleTransfer(XAXIDMA_DMA_TO_DEVICE) failed! ret=%d\n", ret); goto err; } // DMA开始接收数据 ret = XAxiDma_SimpleTransfer(&xaxidma, (uintptr_t)bram2_data->numbers_out, sizeof(bram2_data->numbers_out), XAXIDMA_DEVICE_TO_DMA); if (ret != XST_SUCCESS) { printf("XAxiDma_SimpleTransfer(XAXIDMA_DEVICE_TO_DMA) failed! ret=%d\n", ret); goto err; } // 等待DMA发送完毕 i = 0; while (XAxiDma_Busy(&xaxidma, XAXIDMA_DMA_TO_DEVICE)) { i++; if (i == 200000) { // 必须确保DMA访问的内存是直接挂接在AXI Interconnect上的 // 否则这里会报DMA Decode Error的错误 (the address request points to an invalid address) printf("DMA Tx timeout! DMASR=0x%08lx\n", XAxiDma_ReadReg(xaxidma.RegBase + XAXIDMA_TX_OFFSET, XAXIDMA_SR_OFFSET)); goto err; } } printf("DMA Tx complete!\n"); // 等待DMA接收完毕 i = 0; while (XAxiDma_Busy(&xaxidma, XAXIDMA_DEVICE_TO_DMA)) { i++; if (i == 200000) { // floating-point IP核的配置里面一定要把A通道的tlast复选框勾选上, 使输入端和输出端都有tlast信号 // 否则s_axis_s2mm_tlast一直为0, DMA以为数据还没接收完, 就会报DMA Internal Error的错误 // (the incoming packet is bigger than what is specified in the DMA length register) printf("DMA Rx timeout! DMASR=0x%08lx\n", XAxiDma_ReadReg(xaxidma.RegBase + XAXIDMA_RX_OFFSET, XAXIDMA_SR_OFFSET)); goto err; } } printf("DMA Rx complete!\n"); err: for (i = 0; i < _countof(bram2_data->numbers_out); i++) printf("numbers_out[%d]=%f\n", i, bram2_data->numbers_out[i]); cleanup_platform(); return 0; }C程序的运行结果：接下来讲一下我们刚才禁用掉的Scatter Gather接口的用法。取消禁用后，之前的C代码就不能运行了。之前没有启用Scatter Gather的时候，我们一次只能提交一个DMA请求，等这个DMA请求的数据传输完毕后，我们才能提交下一个DMA传输请求。有了Scatter Gather接口，我们就可以一次性提交很多很多DMA请求，然后CPU去干其他的事情。这可以大大提高传输效率。除此以外，Scatter Gather还可以将多个位于不同内存地址的缓冲区合并成一个AXI4-Stream数据包传输。下面的示例演示了如何利用Scatter Gather功能批量收发3组数据包。启用了Scatter Gather后，DMA里面多出了一个M_AXI_SG接口，点击Run Connection Automation，连接到AXI Interconnect上：Vivado工程Generate Bitstream，然后导出xsa文件。回到Vitis后，必须把Platform工程删了重建，不然XPAR_AXI_DMA_0_INCLUDE_SG的值得不到更新。原有的C程序不再可用，修改一下程序代码： /* * helloworld.c: simple test application * * This application configures UART 16550 to baud rate 9600. * PS7 UART (Zynq) is not initialized by this application, since * bootrom/bsp configures it to baud rate 115200 * * ------------------------------------------------ * | UART TYPE BAUD RATE | * ------------------------------------------------ * uartns550 9600 * uartlite Configurable only in HW design * ps7_uart 115200 (configured by bootrom/bsp) */ #include <stdio.h> #include <xaxidma.h> #include "platform.h" /* Xilinx的官方例程：C:\Xilinx\Vitis\2020.1\data\embeddedsw\XilinxProcessorIPLib\drivers\axidma_v9_11\examples\xaxidma_example_sg_poll.c */ // DMA无法通过AXI Interconnect访问Microblaze本身的BRAM内存 // 只能访问挂接在AXI Interconnect上的内存 #define _countof(arr) (sizeof(arr) / sizeof(*(arr))) typedef struct { int numbers_in[40]; float numbers_out[40]; } BRAM2_Data; typedef struct { uint8_t txbuf[640]; uint8_t rxbuf[640]; } BRAM2_BdRingBuffer; static BRAM2_Data *bram2_data = (BRAM2_Data *)0xc0000000; static BRAM2_BdRingBuffer *bram2_bdringbuf = (BRAM2_BdRingBuffer *)0xc0008000; static XAxiDma xaxidma; int main(void) { int i, n, ret = 0; XAxiDma_Bd *bd, *p; XAxiDma_BdRing *txring, *rxring; XAxiDma_Config *cfg; init_platform(); printf("Hello World\n"); printf("Successfully ran Hello World application\n"); // 初始化DMA cfg = XAxiDma_LookupConfig(XPAR_AXIDMA_0_DEVICE_ID); XAxiDma_CfgInitialize(&xaxidma, cfg); ret = XAxiDma_Selftest(&xaxidma); if (ret != XST_SUCCESS) { printf("XAxiDma_Selftest() failed! ret=%d\n", ret); goto err; } if (!XAxiDma_HasSg(&xaxidma)) { printf("XPAR_AXI_DMA_0_INCLUDE_SG=%d\n", XPAR_AXI_DMA_0_INCLUDE_SG); printf("Please recreate and build Vitis platform project!\n"); goto err; } // 初始化DMA的输入数据 printf("[0] numbers_in=%p, numbers_out=%p\n", bram2_data[0].numbers_in, bram2_data[0].numbers_out); printf("[1] numbers_in=%p, numbers_out=%p\n", bram2_data[1].numbers_in, bram2_data[1].numbers_out); printf("[2] numbers_in=%p, numbers_out=%p\n", bram2_data[2].numbers_in, bram2_data[2].numbers_out); for (i = 0; i < _countof(bram2_data[0].numbers_in); i++) { bram2_data[0].numbers_in[i] = 314 * (i + 1); bram2_data[1].numbers_in[i] = -141 * (i + 1); bram2_data[2].numbers_in[i] = -2718 * (i + 1); if (i & 1) { bram2_data[0].numbers_in[i] = -bram2_data[0].numbers_in[i]; bram2_data[1].numbers_in[i] = -bram2_data[1].numbers_in[i]; bram2_data[2].numbers_in[i] = -bram2_data[2].numbers_in[i]; } } // 配置DMA发送描述符 txring = XAxiDma_GetTxRing(&xaxidma); n = XAxiDma_BdRingCntCalc(XAXIDMA_BD_MINIMUM_ALIGNMENT, sizeof(bram2_bdringbuf->txbuf)); ret = XAxiDma_BdRingCreate(txring, (uintptr_t)bram2_bdringbuf->txbuf, (uintptr_t)bram2_bdringbuf->txbuf, XAXIDMA_BD_MINIMUM_ALIGNMENT, n); if (ret != XST_SUCCESS) { printf("XAxiDma_BdRingCreate(txring) failed! ret=%d\n", ret); goto err; } printf("BdRing Tx count: %d\n", n); ret = XAxiDma_BdRingAlloc(txring, 3, &bd); if (ret != XST_SUCCESS) { printf("XAxiDma_BdRingAlloc(txring) failed! ret=%d\n", ret); goto err; } p = bd; for (i = 0; i < 3; i++) { XAxiDma_BdSetBufAddr(p, (uintptr_t)bram2_data[i].numbers_in); XAxiDma_BdSetLength(p, sizeof(bram2_data[i].numbers_in), txring->MaxTransferLen); XAxiDma_BdSetCtrl(p, XAXIDMA_BD_CTRL_TXSOF_MASK | XAXIDMA_BD_CTRL_TXEOF_MASK); XAxiDma_BdSetId(p, i); p = (XAxiDma_Bd *)XAxiDma_BdRingNext(txring, p); } ret = XAxiDma_BdRingToHw(txring, 3, bd); if (ret != XST_SUCCESS) { printf("XAxiDma_BdRingToHw(txring) failed! ret=%d\n", ret); goto err; } // 配置DMA接收描述符 rxring = XAxiDma_GetRxRing(&xaxidma); n = XAxiDma_BdRingCntCalc(XAXIDMA_BD_MINIMUM_ALIGNMENT, sizeof(bram2_bdringbuf->rxbuf)); ret = XAxiDma_BdRingCreate(rxring, (uintptr_t)bram2_bdringbuf->rxbuf, (uintptr_t)bram2_bdringbuf->rxbuf, XAXIDMA_BD_MINIMUM_ALIGNMENT, n); if (ret != XST_SUCCESS) { printf("XAxiDma_BdRingCreate(rxring) failed! ret=%d\n", ret); goto err; } printf("BdRing Rx count: %d\n", n); ret = XAxiDma_BdRingAlloc(rxring, 3, &bd); if (ret != XST_SUCCESS) { printf("XAxiDma_BdRingAlloc(rxring) failed! ret=%d\n", ret); goto err; } p = bd; for (i = 0; i < 3; i++) { XAxiDma_BdSetBufAddr(p, (uintptr_t)bram2_data[i].numbers_out); XAxiDma_BdSetLength(p, sizeof(bram2_data[i].numbers_out), rxring->MaxTransferLen); XAxiDma_BdSetCtrl(p, 0); XAxiDma_BdSetId(p, i); p = (XAxiDma_Bd *)XAxiDma_BdRingNext(rxring, p); } ret = XAxiDma_BdRingToHw(rxring, 3, bd); if (ret != XST_SUCCESS) { printf("XAxiDma_BdRingToHw(rxring) failed! ret=%d\n", ret); goto err; } // 开始发送数据 ret = XAxiDma_BdRingStart(txring); if (ret != XST_SUCCESS) { printf("XAxiDma_BdRingStart(txring) failed! ret=%d\n", ret); goto err; } // 开始接收数据 ret = XAxiDma_BdRingStart(rxring); if (ret != XST_SUCCESS) { printf("XAxiDma_BdRingStart(rxring) failed! ret=%d\n", ret); goto err; } // 等待收发结束 n = 0; while (n < 6) { // 检查发送是否结束 ret = XAxiDma_BdRingFromHw(txring, XAXIDMA_ALL_BDS, &bd); if (ret != 0) { n += ret; p = bd; for (i = 0; i < ret; i++) { printf("DMA Tx%lu Complete!\n", XAxiDma_BdGetId(p)); p = (XAxiDma_Bd *)XAxiDma_BdRingNext(txring, p); } ret = XAxiDma_BdRingFree(txring, ret, bd); if (ret != XST_SUCCESS) printf("XAxiDma_BdRingFree(txring) failed! ret=%d\n", ret); } // 检查接收是否结束 ret = XAxiDma_BdRingFromHw(rxring, XAXIDMA_ALL_BDS, &bd); if (ret != 0) { n += ret; p = bd; for (i = 0; i < ret; i++) { printf("DMA Rx%lu Complete!\n", XAxiDma_BdGetId(p)); p = (XAxiDma_Bd *)XAxiDma_BdRingNext(rxring, p); } ret = XAxiDma_BdRingFree(rxring, ret, bd); if (ret != XST_SUCCESS) printf("XAxiDma_BdRingFree(rxring) failed! ret=%d\n", ret); } } err: for (i = 0; i < _countof(bram2_data[0].numbers_out); i++) printf("numbers_out[%d]=%f,%f,%f\n", i, bram2_data[0].numbers_out[i], bram2_data[1].numbers_out[i], bram2_data[2].numbers_out[i]); cleanup_platform(); return 0; }