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AMBA--AHB总线协议介绍（一） 1、AHB总线概述AHB：Advanced High-performance Bus,即高级高性能总线。AHB总线是SOC芯片中应用最为广泛的片上总线。下图是一个典型的基于AMBA AHB总线的微控制器系统：SOC架构基于AMBA AHB的设计中可以包含一个或多个总线主机，通常一个系统里至少包含一个处理器和一个测试接口；DMA和DSP作为总线主机同样是比较常见的。典型的AHB总线设计包括一下几个部分：（1）AHB主机：主机可以通过提供地址和控制信息发起读写操作；同一时刻总线上只允许一个主机占用总线。（2）AHB从机：从机需在给定的地址空间范围内响应总线上的读或写操作；从机通过信号将成功、失败、等待数据传输等信息返回至有效的主机。（3）AHB仲裁器：总线仲裁器确保同一时刻只有一个主机被允许发起传输。所有的AHB总线都必须包含一个仲裁器，即使是在单主机总线系统中。（4）AHB译码器：译码器的作用是对传输中的地址信号进行译码，并提供给从机一个选择信号。所有的AHB总线中都必须包含一个中央译码器。2、总线互联AMBA AHB总线协议被设计为一个使用中央多路选择器的互联方案，如下表：基于这种方案，所有的主机在需要发起传输时，都可以驱动地址和控制信号，由仲裁器决定哪一个主机的地址和控制信号（写传输时包含写数据信号）连通到总线上的所有从机。同时总线需要一个中央译码器，用于控制读数据和应答信号的多路数据选择器，该多路数据选择器用于选择传输中涉及的从机的相关信号。3、AHB信号AHB信号以字母H作为前缀，如下表所示NameWidthSourceDescriptionHCLK1bit时钟源总线所有传输都基于此时钟，所有信号的时序都与时钟上升沿有关HRESETn1bit复位控制器总线复位信号，总线上唯一低电平有效的信号HADDR32bit主机32位地址总线HTRANS2bit主机表明当前传输的类型HSIZE2bit主机表明传输的大小，典型的是字节(8-bit)、 半字(16-bit)、字(32-bit)， 协议允许最大传输大小是1024 bitHWRITE1bit主机传输写信号，高电平表示写传输，低电平表示读传输HBURST3bit主机有自己的HBURST信号有自己的HBURST信号HPROT4bit主机保护控制信号。主要应用于期望实现某些程度的保护级别的模块中HWDATA32bit主机写传输数据。要求最低位宽位32位HSELx1bit译码器从机选择信号，每个AHB从机都有自己的HSEL信号，该信号有效时，表明选中相应从机HRDATA32bit从机读数据总线，用于读操作期间从机向主机传输数据HREADY1bit从机该信号为高时，表明总线传输完成。也可以拉低该信号用以扩展传输HRESP2bit从机传输响应信号。提供四种响应OKAY、ERROR、RETRY、SPLITAMBA AHB也需要一些信号用于支持多主机总线操作，其中一些仲裁信号需要点对点连接：NameWidthSourceDescriptionHBUSREQx1bit主机主机x发送至仲裁器的总线请求信号，总线系统中最多有16个主机，每个主机都有一个HBUSREQ信号HLOCKx1bit主机该信号为高时，表示主机x发起锁定传输HGRANTx1bit仲裁器表明主机x在当前总线上拥有最高的优先级，当HREADY信号为高时，地址/控制信号的所有权将发生变化，故主机x需在HREADY与HGRANTx信号同时为高时，获得总线控制权HMASTER4bit仲裁器表明哪一个主机当前拥有地址/控制信号的所有权HMASTLOCK1bit仲裁器表明当前传输为锁定顺序传输，此信号与HMASTER具有相同时序HSPLITx16bit从机用于指示仲裁器，哪一个主机可以继续完成分块传输4、AMBA AHB操作概述在一次AHB传输开始之前，主机必须被授予总线访问权。这个过程起始于主机向仲裁器发出一个总线请求，由仲裁器决定该主机何时被授予总线使用权。被授权的主机通过驱动地址和控制信号来发起一次AHB传输，这些信号提供了地址、传输方向、传输宽度等信息，以及会表明当前传输是否为突发传输的一部分。AHB支持两种形式的突发传输：（1）增量突发，在地址边界不进行回环；（2）回环突发，在特定地址边界回环写数据总线用于将数据从主机发送到从机，读数据总线用于将数据从从机传输到主机。每次数据传输包含：（1）一个地址和控制周期；（2）一个或多个数据周期由于地址不支持扩展，所以所有的从机必须在地址周期内采样地址，而数据可以通过HREADY信号进行扩展延长，当HREADY信号为低，总线将插入等待状态，以此提供从机额外的采样数据或者提供数据的时间。在传输中，从机使用应答信号HRESP[1:0]来表示传输状态：（1）OKAY：OKAY响应表示传输正常，且当HREADY信号为高时，表示传输成功；（2）ERROR：ERROR响应表示发生了传输错误，并且传输失败；（3）RETRY and SPLIT：RETRY和SPLIT都表示当前传输未能即刻完成，但是主机应继续尝试传输一般而言，仲裁器授权另一个主机前，允许当前被授权主机完成突发传输。然而，为了避免过多的仲裁延迟（当前主机占用过多总线周期），总线可以打断一个突发传输，在这种情况下，主机必须重新申请总线，以完成后续的突发传输。5、基本传输一个AHB传输包含两个部分：（1）地址相位，仅包含一个时钟周期；（2）数据相位，可以使用HREADY信号，维持多个时钟周期下图表示了一个无等待状态的简单传输：在无等待的简单传输中，主机在HCLK的上升沿驱动地址和控制信号到总线上，在下一个时钟上升沿时，从机对地址和控制信号进行采样，从机采样得到地址和控制信息后，可以驱动应答信号给与主机适当的响应，主机在第三个时钟的上升沿对应答信号进行采样。这个简单的例子演示了在不同的时钟周期地址和数据相位是怎样产生的。实际上，当前传输的地址相位都对应于前一次传输的数据相位，这种地址和数据交叠现象，是总线能够进行流水线传输的基础，这样不仅能够获得更高的传输性能，也能为从机进行响应提供充足的时间。从机可以在数据相位中，插入等待状态，以此获得更多得时间来完成传输：注意：（1）在写传输中，主机需要在整个扩展周期内保持写数据信号稳定（2）在读传输中，从机没必要提供有效数据，知道传输结束时当传输以这种方式做扩展时，将对下一个传输的地址相位产生一个扩展的副作用，如下图所示：该图表示了三个不相关的地址A、B、C上的传输，图中地址A和C的传输都没有等待状态，地址B的传输通过HREADY信号的拉低插入了一个等待的数据相位，这样导致了地址C传输的地址相位进行了扩展。6、传输类型AHB传输类型可以分为四种，通过HTRANS[1:0]的取值来划分：HTRANSTypeDescription00IDLE表明没有数据传输的要求。IDLE 用于主机被授予总线，但不希望进行数据传输的情况。对于IDLE传输，从机必须提供一个零等待的OKAY应答，并且忽略该传输01BUSYBUSY传输类型允许主机在突发传输中插入空闲周期。表明主机正在进行突发传输，但下次传输不能立即有效。当主机使用BUSY传输类型时，地址和控制信号必须对应突发中的下一次传输。从机必须提供一个零等待的OKAY应答，并且忽略该传输。10NONSEQ表示突发传输中的第一次传输或者非突发的单次传输，地址和控制信号与前次传输无关.11SEQ突发传输中剩余的传输时连续的，地址和前一次传输是相关的,当前地址值等于前一次传输的地址值加上传输大小(字节)， 控制信息和前一次传输相同。在回环的突发传输中，传输的地址在地址边界处回环，回环值的大小等于传输大小(字节) 乘以传输次数(4、8或16) )下图是一个不同传输类型的例子：从图中可以看出：第一个传输为以此突发传输的开始（T1），所以其传输类型为NONSEQ；主机不能立刻执行突发传输中的第二次传输，所以使用了BUSY的传输类型(T2)来延迟下一次传输的开始，注意此时地址已经时下次传输的地址，控制信号和下次传输保持一致，主机只插入了一个BUSY，所以T3执行第二次传输；主机执行第三次传输（T4），由于从机将HREADY信号拉低，插入了一个等待周期，引起地址相位的扩展；T6周期完成第三次传输，T7周期完成第四次传输（图中T8边沿）。7、突发操作AMBA AHB协议定义了4、8和16拍的突发，未定义长度的突发传输以及单次传输；协议支持增量和回环的突发方式。增量突发方式访问连续地址空间，每次传输的地址是前一次传输地址增加一个增量偏移；回环突发中，如果传输的其实地址并未和突发中的字节总数对齐，则突发传输地址将在达到边界处回环。例如：一个4拍回环突发的字（4字节）访问将在16字节的边界处回环，如果传输的起始地址为0x34，那么突发中将包含4个地址：0x34,0x38,0x3C,0x30。AMBA AHB 有8种突发操作，使用信号HBRUST[2:0]表示：HTRANSTypeDescription000SINGLE单一传输001INCR未指定长度的增量突发010WRAP44拍回环突发011INCR44拍增量突发100WRAP88拍回环突发101INCR88拍增量突发110WRAP1616拍回环突发111INCR1616拍增量突发突发不能超过1K的地址边界，所以主机尽量不要发起将要跨过地址边界的定长的增量突发。一次突发传输的数据总量，等于节拍数乘以每拍包含的字节数。所以突发传输必须将地址边界和数据大小对齐，例如，字传输必须对齐到字地址边界，即A[1:0]=00；半字传输必须对齐到半字地址边界，即A[0]=0。
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AMBA--APB总线协议及Verilog实现与仿真 1、APB总线简介APB:Advanced Peripheral Bus,高级外设总线，具备以下特性：（1）低功耗；（2）接口协议简单；（3）总线传输使用时钟上升沿进行，便于时序分析；（4）应用广泛，支持多种外设。所有的APB模块均是APB从机。2、APB信号列表所有的APB总线信号都以字母P作为前缀，下表列出了APB信号的名称以及对信号的描述：NameWidthI/ODescriptionPCLK1bitInAPB总线时钟，所有传输只能发生在PCLK的上升沿PRESETn1bitInAPB总线复位信号，低电平有效PADDR32bitInAPB地址总线PSEL1bitInAPB从机片选信号PENABLE1bitInAPB选通信号，高电平表示APB传输的第二个周期PWRITE1bitInAPB读写控制信号，高表示写，低表示读PRDATA32bitOutAPB读数据信号，最高为32位PWDATA32bitInAPB写数据信号，最高为32位3、APB总线时序（1）写时序写传输开始于T2时刻，在改时钟上升沿时刻，地址、写信号、PSEL、写数据信号同时发生变化，T2时钟，即传输的第一个时钟被称为SETUP周期。在下个时钟上升沿T3,PENABLE信号拉高，表示ENABLE周期，在该周期内，数据、地址以及控制信号都必须保持有效。整个写传输在这个周期结束时完成。（2）读时序读传输开始于T2时刻，在改时钟上升沿时刻，地址、写信号、PSEL信号同时发生变化，在下个时钟上升沿T3,PENABLE信号拉高，从机必须在ENABLE周期内提供读数据，读数据信号将在T4上升沿时刻被采样。经历2个cycle就读数据，不需要握手4、Verilog实现下面编写一个简单的基于APB接口的memory读写控制程序供读数据，读数据信号将在T4上升沿时刻被采样。`timescale 1ns / 1ps module apb_sram #( parameter SIZE_IN_BYTES = 1024 ) ( //---------------------------------- // IO Declarations //---------------------------------- input PRESETn, input PCLK, input PSEL, input [31:0] PADDR, input PENABLE, input PWRITE, input [31:0] PWDATA, output reg [31:0] PRDATA ); //---------------------------------- // Local Parameter Declarations //---------------------------------- localparam A_WIDTH = clogb2(SIZE_IN_BYTES); //---------------------------------- // Variable Declarations //---------------------------------- reg [31:0] mem[0:SIZE_IN_BYTES/4-1]; wire wren; wire rden; wire [A_WIDTH-1:2] addr; //---------------------------------- // Function Declarations //---------------------------------- function integer clogb2; input [31:0] value; reg [31:0] tmp; reg [31:0] rt; begin tmp = value - 1; for (rt = 0; tmp > 0; rt = rt + 1) tmp = tmp >> 1; clogb2 = rt; end endfunction //---------------------------------- // Start of Main Code //---------------------------------- // Create read and write enable signals using APB control signals assign wren = PWRITE && PENABLE && PSEL; // Enable Period assign rden = ~PWRITE && ~PENABLE && PSEL; // Setup Period assign addr = PADDR[A_WIDTH-1:2]; // Write mem always @(posedge PCLK) begin if (wren) mem[addr] <= PWDATA; end // Read mem always @(posedge PCLK) begin if (rden) PRDATA <= mem[addr]; else PRDATA <= 'h0; end endmodule测试代码：`timescale 1ns / 1ps `ifndef CLK_FREQ `define CLK_FREQ 50000000 `endif module top_tb(); //---------------------------------- // Local Parameter Declarations //---------------------------------- parameter SIZE_IN_BYTES = 1024; localparam CLK_FREQ = `CLK_FREQ; localparam CLK_PERIOD_HALF = 1000000000/(CLK_FREQ*2); //---------------------------------- // Variable Declarations //---------------------------------- reg PRESETn = 1'b0; reg PCLK = 1'b0; reg PSEL; reg [31:0] PADDR; reg PENABLE; reg PWRITE; reg [31:0] PWDATA; wire [31:0] PRDATA; reg [31:0] reposit[0:1023]; //---------------------------------- // Start of Main Code //---------------------------------- apb_sram #( .SIZE_IN_BYTES (SIZE_IN_BYTES) ) u_apb_sram ( .PRESETn (PRESETn), .PCLK (PCLK), .PSEL (PSEL), .PADDR (PADDR), .PENABLE (PENABLE), .PWRITE (PWRITE), .PWDATA (PWDATA), .PRDATA (PRDATA) ); // generate PCLK always #CLK_PERIOD_HALF begin PCLK <= ~PCLK; end // generate PRESETn initial begin PRESETn <= 1'b0; repeat(5) @(posedge PCLK); PRESETn <= 1'b1; end // test memory initial begin PSEL = 1'b0; PADDR = ~32'h0; PENABLE = 1'b0; PWRITE = 1'b0; PWDATA = 32'hffff_ffff; wait(PRESETn == 1'b0); wait(PRESETn == 1'b1); repeat(3) @(posedge PCLK); memory_test(0, SIZE_IN_BYTES/4-1); repeat(5) @(posedge PCLK); $finish(2); end // memory test task task memory_test; // starting address input [31:0] start; // ending address, inclusive input [31:0] finish; reg [31:0] dataW; reg [31:0] dataR; integer a; integer b; integer err; begin err = 0; // read-after-write test for (a = start; a <= finish; a = a + 1) begin dataW = $random; apb_write(4*a, dataW); apb_read (4*a, dataR); if (dataR !== dataW) begin err = err + 1; $display($time,,"%m Read after Write error at A:0x%08x D:0x%x, but 0x%x expected", a, dataR, dataW); end end if (err == 0) $display($time,,"%m Read after Write 0x%x-%x test OK", start, finish); err = 0; // read_all-after-write_all test for (a = start; a <= finish; a = a + 1) begin b = a - start; reposit[b] = $random; apb_write(4*a, reposit[b]); end for (a = start; a <= finish; a = a + 1) begin b = a - start; apb_read(4*a, dataR); if (dataR !== reposit[b]) begin err = err + 1; $display($time,,"%m Read all after Write all error at A:0x%08x D:0x%x, but 0x%x expected", a, dataR, reposit[b]); end end if (err == 0) $display($time,,"%m Read all after Write all 0x%x-%x test OK", start, finish); end endtask // APB write task task apb_write; input [31:0] addr; input [31:0] data; begin @(posedge PCLK); PADDR <= #1 addr; PWRITE <= #1 1'b1; PSEL <= #1 1'b1; PWDATA <= #1 data; @(posedge PCLK); PENABLE <= #1 1'b1; @(posedge PCLK); PSEL <= #1 1'b0; PENABLE <= #1 1'b0; end endtask // APB read task task apb_read; input [31:0] addr; output [31:0] data; begin @(posedge PCLK); PADDR <= #1 addr; PWRITE <= #1 1'b0; PSEL <= #1 1'b1; @(posedge PCLK); PENABLE <= #1 1'b1; @(posedge PCLK); PSEL <= #1 1'b0; PENABLE <= #1 1'b0; data = PRDATA; // it should be blocking end endtask `ifdef VCS initial begin $fsdbDumpfile("top_tb.fsdb"); $fsdbDumpvars; end initial begin `ifdef DUMP_VPD $vcdpluson(); `endif end `endif endmodule该测试用例，主要实现了APB读和写的task，用于产生APB读写时序，对memory的测试分成连个部分，一个是每进行一次写传输后，紧接着进行同地址的读传输，让后对比读写结果一致性；另一个测试是在连续写一段地址后，再全部读出改地址段的数据，完成读操作后进行数据比对。下面是仿真打印信息APB写传输时序的仿真波形如下：APB写传输时序的仿真波形如下：
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Verilog RTL级低功耗设计-门控时钟及时钟树 在ASIC/FGPA设计中，我们外界控制所设计的模块时候需要实现告诉他，我要给你输入信号了,你的工作了，反之你不用工作，这个就是门控时钟，就是使能信号EN，一般来说我们用EN控制CLK的产生。芯片功耗组成中，有高达40%甚至更多是由时钟树消耗掉的。这个结果的原因也很直观，因为这些时钟树在系统中具有最高的切换频率，而且有很多时钟buffer，而且为了最小化时钟延时，它们通常具有很高的驱动强度。此外，即使输入和输出保持不变，接收时钟的触发器也会消耗一定的功耗。而且这些功耗主要是动态功耗。那么减少时钟网络的功耗消耗，最直接的办法就是如果不需要时钟的时候，就把时钟关掉。这种方法就是大家熟悉的门控时钟：clock gating。(大家电路图中看到的CG cell就是门控时钟了)1门控时钟的结构1.1与门门控如果让我们设计一个门控时钟的电路，我们会怎么设计呢？最直接的方法，不需要时钟的时候关掉时钟，这就是与操作，我们只需要把enable和CLK进行“与”操作不就行了么，电路图如下：这种直接将控制EN信号和时钟CLK进行与操作完成门控的方式，可以完成EN为0时，时钟被关掉。但是同时带来另外一个很大的问题：毛刺如上图所示，EN是不受控制的，随时可能跳变，这样纯组合输出GCLK就完全可能会有毛刺产生。时钟信号上产生毛刺是很危险的。实际中，这种直接与门的方式基本不会被采样。所以我们需要改进电路，为了使门控时钟不产生毛刺，我们必须对EN信号进行处理，使其在CLK的高低电平期间保持不变，或者说EN的变化就是以CLK为基准的。1 很自然的我们会想到触发器，只要把EN用CLK寄存一下，那么输出就是以CLK为基准的；2 其实还有一种办法是锁存器，把EN用锁存器锁存的输出，也是以CLK为基准的。1.2 锁存门控我们先看一下第二种电路，增加锁存器的电路如下：对应的时序如下：可以看到，只有在CLK为高的时候，GCLK才可能会输出高，这样就能消除EN带来的毛刺。这是因为D锁存器是电平触发，在clk=1时，数据通过D锁存器流到了Q；在Clk=0时，Q保持原来的值不变。虽然达到了我们消除毛刺的目的，但是这个电路还有两个缺点：1如果在电路中，锁存器与与门相隔很远，到达锁存器的时钟与到达与门的时钟有较大的延迟差别，则仍会出现毛刺。2 如果在电路中，时钟使能信号距离锁存器很近，可能会不满足锁存器的建立时间，会造成锁存器输出出现亚稳态。如下图分析所示：上述的右上图中，B点的时钟比A时钟迟到，并且Skew > delay，这种情况下，产生了毛刺。为了消除毛刺，要控制Clock Skew，使它满足Skew ENsetup 一 (D->Q)，这种情况下，也产生了毛刺。为了消除毛刺，要控制Clock Skew，使它满足|Skew|< ENsetup一(D->Q)。1.3 寄存门控如1.1中提到的，我们还有另外的解决办法，就是用寄存器来寄存EN信号再与上CLK得到GCLK，电路图如下所示：时序如下所示：由于DFF输出会delay一个周期，所以除非CLKB上升沿提前CLKA很多，快半个周期，才会出现毛刺，而这种情况一般很难发生。但是，这种情况CLKB比CLKA迟到，是不会出现毛刺的。当然，如果第一个D触发器不能满足setup时间，还是有可能产生亚稳态。1.4 门控时钟结构选择那么到底采用哪一种门控时钟的结构呢？是锁存结构还是寄存结构呢？通过分析，我们大概会选择寄存器结构的门控时钟，这种结构比锁存器结构的问题要少，只需要满足寄存器的建立时间就不会出现问题。那么实际中是这样么？答案恰恰相反，SOC芯片设计中使用最多的却是锁存结构的门控时钟。原因是:在实际的SOC芯片中，要使用大量的门控时钟单元。所以通常会把门控时钟做出一个标准单元，有工艺厂商提供。那么锁存器结构中线延时带来的问题就不存在了，因为是做成一个单元，线延时是可控和不变的。而且也可以通过挑选锁存器和增加延时，总是能满足锁存器的建立时间，这样通过工艺厂预先把门控时钟做出标准单元，这些问题都解决了。那么用寄存器结构也可以达到这种效果，为什么不用寄存器结构呢？那是因为面积！一个DFF是由两个D锁存器组成的，采样D锁存器组成门控时钟单元，可以节省一个锁存器的面积。当大量的门控时钟插入到SOC芯片中时，这个节省的面积就相当可观了。所以，我们在工艺库中看到的标准门控时钟单元就是锁存结构了：当然，这里说的是SOC芯片中使用的标准库单元。如果是FPGA或者用RTL实现，个人认为还是用寄存器门控加上setup约束来实现比较稳妥。门控时钟代码always@(CLK or CLK_EN) if(!CLK) CLK_TEMP<=CLK_EN assign GCLK=CLK&CLK_TEMP2 RTL中的门控时钟通常情况下，时钟树由大量的缓冲器和反相器组成，时钟信号为设计中翻转率最高的信号，时钟树的功耗可能高达整个设计功耗40%。加入门控时钟电路后，由于减少了时钟树的翻转，节省了翻转功耗。同时，由于减少了寄存器时钟引脚的翻转行为，寄存器的内部功耗也减少了。采用门控时钟，可以非常有效地降低设计的功耗，一般情况下能够节省20%~60%的功耗。那么RTL中怎么才能实现门控时钟呢？答案是不用实现。现在的综合工具比如DC会自动插入门控时钟。如下图所示：这里有两点需要注意：插入门控时钟单元后，上面电路中的MUX就不需要了，如果数据D是多bit的（一般都是如此），插入CG后的面积可能反而会减少；如果D是单bit信号，节省的功耗就比较少，但是如果D是一个32bit的信号，那么插入CG后节省的功耗就比较多了。这里的决定因素就是D的位宽了，如果D的位宽很小，那么可能插入的CG面积比原来的MUX大很多，而且节省的功耗又很少，这样得不偿失。只有D位宽超过了一定的bit数后，插入CG的收益就比较大。那么这个临界值是多少呢？不同的工艺可能不一样，但是DC给的默认值是3.也就是说，如果D的位宽超过了3bit，那么DC就会默认插入CG，这样综合考虑就会有收益。我们可以通过DC命令：set_clock_gating_style -minimum_bitwidth 4来控制芯片中，对不同位宽的寄存器是否自动插入CG。一般情况都不会去修改它。附加：门控时钟的时钟树设计在时钟树的设计中，门控时钟单元应尽量摆放在时钟源附近，即防止在门控时钟单元的前面摆放大量的时钟缓冲器(Buffer)。 这样，在利用门控时钟电路停时钟时不仅能将该模块中的时钟停掉，也能将时钟树上的时钟缓冲器停止反转,有效地控制了时钟树上的功耗。如图11-24所示，在布局时将门控时钟电路的部件摆放在一起，并摆放在时钟源GCLK附近，停掉时钟后，整个时钟树_上的缓冲器(CTS)和时钟树驱动的模块都停止了翻转。通常的SoC设计中，门控时钟单元会被做成一个硬核或标准单元。3 RTL 门控时钟编码风格组合逻辑中，为避免生成锁存器，好的代码风格是if语句都加上else，case语句都加上default。时序逻辑中，为了让综合工具能够自动生成门控时钟，好的代码风格则是“若无必要，尽量不加else和default”——以减小数据翻转机会。虽然现在综合工具可以自动插入门控时钟，但是如果编码风格不好，也不能达到自动插入CG的目的。比较下面两种RTL写法：左边的RTL代码能够成功的综合成自动插入CG的电路；右边的RTL不能综合成插入CG的电路；右边电路在d_valid为低时，d_out也会一直变化，其实没有真正的数据有效的指示信号，所以综合不出来插入CG的电路。需要注意的是，有的前端设计人员，为了仿真的时候看的比较清楚，很容易会写成右边的代码，这样不仅不能在综合的时候自动插入CG来减少功耗；而且增加了d_out的翻转率，进一步增加了功耗。在不用的时候把数据设成0并不能减少功耗，保持数据不变化才能减少toggle，降低功耗！所以我们在RTL编写的时候一定要注意。作为前端设计者，了解这些知识就足够了，如果想深入了解综合的控制，可以去了解set_clock_gating_style 这个核心控制命令后记门控时钟是低功耗技术的一种常规方法，应用已经很成熟了，所以很多人会忽视它的存在和注意事项，也不了解它的具体时序。本文从SOC前端设计的角度详细解释了各种门控时钟的结构和RTL编码需要注意的事项，希望能对设计人员有所帮助。
