分类 🗜️IC＆系统 下的文章 - 我的学记|刘航宇的博客

VLSI设计-基4 Booth乘法器前端与中端实现 前言在微处理器芯片中，乘法器是进行数字信号处理的核心，同时也是微处理器中进行数据处理的关键部件。乘法器完成一次操作的周期基本上决定了微处理器的主频。乘法器的速度和面积优化对于整个CPU的性能来说是非常重要的。为了加快乘法器的执行速度，减少乘法器的面积，有必要对乘法器的算法、结构及电路的具体实现做深入的研究。视频课程，关注本人B站账号有完整版前端中端设计教程1. 设计内容完成一个全定制的 8x8 bits 基-4 Booth 编码码乘法器核心电路设计，即可以不考虑输入、输出数据的寄存。2. 设计目标本设计最主要的目标是在电路速度尽可能高的条件下最小化电路的功率-延迟积（PDP）。所以首先在电路结构设计完成后需要分析、考虑最长延迟路径。根据设计目标进行逻辑链优化。3.原理介绍本乘法器采用基4booth编码，输入为两个8位有符号数，输出为16位有符号数。基4的booth编码将两个8位有符号数计算成4个部分积。4个部分积经过一层4-2压缩器得到2个部分积，得到两个部分积，两个部分积进过一个超前进位加法器（cla）得到最终结果。思维扩展：若输入为两个128位有符号数，输出为256位有符号数。基4的booth编码将两个128位有符号数计算成64个部分积。64个部分积经过一层4-2压缩器得到32个部分积……在经过几层4-2压缩器，最终得到两个部分积，两个部分积进过一个超前进位加法器（cla）得到最终结果。结构框图如下：4.电路&Verilog代码基4Booth编码器对于被乘数b_i进行编码，Booth 基-4 编码是根据相邻 3 位为一组，前后相邻分组重叠一比特位，从低位到高位逐次进行，在乘数的最右边另增加一位辅助位 0，作为分组的最低位。Booth 4-基编码的优点是可以减少 Booth 2-基产生部分积的一半，Booth 基-4 除了具有高速特性还具有低功耗的特点。对应case case(b_i) 3'b000 : booth_o <= 0; 3'b001 : booth_o <= ; 3'b010 : booth_o <= ; 3'b011 : booth_o <= a_i<<1; 3'b100 : booth_o <= -(a_i<<1); 3'b101 : booth_o <= -; 3'b110 : booth_o <= -; 3'b111 : booth_o <= 0; default: booth_o <= 0;4-2压缩器4-2 压缩器的原理图如下所示，把 4 个相同权值的二进制数两个权值高一级的二进制数和,它有 5 个输入端口：包括 4 个待压缩数据 a1、a2、a3、a4 和一个初始进位或低权值 4-2 压缩传递的进位值 Ci；3 个输出端口：包括一比特位溢出进位值 Co，进位数据 C，伪和 S。下面代码得到的结果out1的权值高一位，下一层部分积计算时需要将out1的结果左移一位（out1<<1）；功能代码：assign w1 = in1 ^ in2 ^ in3 ^ in4; assign w2 = (in1 & in2) | (in3 & in4); assign w3 = (in1 | in2) & (in3 | in4); assign out2 = ^ ; assign cout = w3[length*2-1]; assign out1 = ( & ) | (( ~) & );超前进位加法器4位超前进位代码：//carry generator assign c[0] = cin; assign c[1] = g[0] + ( c[0] & p[0] ); assign c[2] = g[1] + ( (g[0] + ( c[0] & p[0]) ) & p[1] ); assign c[3] = g[2] + ( (g[1] + ( (g[0] + (c[0] & p[0]) ) & p[1])) & p[2] ); assign c[4] = g[3] + ( (g[2] + ( (g[1] + ( (g[0] + (c[0] & p[0]) ) & p[1])) & p[2] )) & p[3]); assign cout = c[width];代码下载4、仿真分析前端逻辑仿真本设计是单纯的组合逻辑，由仿真结果可知有符号乘法设计结果完全正确。电路与性能仿真电路图面积报告DC综合后，总共的单元面积为7853.630484等效门，总面积为78273.983938等效门。功耗报告由于该电路是完全的组合逻辑，无CLK端口，因此未作时序约束。后端做到这里完成了前端中端设计任务，在流片前还需要完成后端设计及验证。由于本电路规模大，我们可以利用EDA如（SOCE或者ICC）完成版图布局，由于时间仓促，笔者暂未更新后端教程。

【Verilog编解码】数据的串并转化 一、串转并转换模块1、利用移位寄存器串行转并行数据输出：采用位拼接技术（移位寄存器），将串行的数据总数先表示出来，然后发送一位数据加一，后面的接收的这样标志：data_o <= ;这是左移，右移也是可以的，依据项目而定。1输入8输出 的 串转并模块的Verilog代码 module serial_parallel( input clk, input rst_n,en, input data_i, //一位输入 output reg [7:0] data_o //8位并行输出 ); always @(posedge clk or negedge rst_n) begin if (rst_n == 1'b0) data_o <= 8'b0; else if (en == 1'b1) data_o <= ; //低位先赋值 //data_o <= ; //高位先赋值 else data_o <= data_o; end endmodule测试代码`timescale 1ns/100ps module serial_parallel_tb; reg clk,rst_n,en; reg data_i; wire [7:0] data_o; serial_parallel n1(.clk(clk),.rst_n(rst_n),.en(en),.data_i(data_i),.data_o(data_o)); initial begin clk = 0; rst_n = 0; en = 0; #20 rst_n = 1; #20 en = 1; data_i = 1; #20 data_i = 0; #20 data_i = 1; #20 data_i = 0; #20 data_i = 1; #20 data_i = 1; #20 data_i = 0; #20 data_i = 0; end initial begin forever #10 clk = ~clk; end endmodule2、利用计数器利用计数器cnt 时钟计数，开始数据先给高位，每过一个时钟周期，数据便给低一位。这样便可以达到串转并的效果1输入8输出 的 串转并模块的Verilog代码module serial_parallel( input clk, input rst_n, input data_i, output reg [7:0] data_o ); //msb first most significant bit 表示二进制数据的最高位 reg [2:0] cnt; //计数器0-7 always @(posedge clk or negedge rst_n)begin if(rst_n == 1'b0)begin data_o <= 8'b0; cnt <= 3'd0; end else begin data_o[7 - cnt] <= data_i; //高位先赋值 //data_o[cnt] <= data_i; //低位先赋值 cnt <= cnt + 1'b1; end end endmodule测试代码 `timescale 1ns/100ps module serial_parallel_tb; reg clk,rst_n; reg data_i; wire [7:0] data_o; serial_parallel n1(.clk(clk),.rst_n(rst_n),.data_i(data_i),.data_o(data_o)); initial begin clk = 0; rst_n = 0; #20 rst_n = 1; data_i = 1; #20 data_i = 1; #20 data_i = 1; #20 data_i = 0; #20 data_i = 1; #20 data_i = 1; #20 data_i = 1; #20 data_i = 0; end initial begin forever #10 clk = ~clk; end endmodule二、并转串转换模块并串转换的原理是：先将八位数据暂存于一个四位寄存器器中，然后左移输出到一位输出端口，这里通过一个“移位”指令。8输入1输出 的 并转串模块的Verilog代码使能信号en表示开始执行并转串操作，由于并转串是移位操作，当一次并转串完成后，需要重新载入待转换的并行数据时，使能信号要再起来一次module parallel_serial(clk, rst_n, en, data_i, data_o); input clk, rst_n,en; input [7:0] data_i; output data_o; reg [7:0] data_buf; always @(posedge clk or negedge rst_n) begin if (rst_n == 1'b0) begin data_buf <= 8'b0; end else if (en == 1'b1) data_buf <= data_i; else data_buf <= data_buf <<1; //将寄存器内的值左移，依次读出 //data_buf <= ; end assign data_o = data_buf[7]; endmodule测试代码`timescale 1ns/100ps module parallel_serial_tb; reg clk,rst_n,en; reg [7:0]data_i; wire data_o; serial_parallel n1(.clk(clk),.rst_n(rst_n),.en(en),.data_i(data_i),.data_o(data_o)); initial begin clk = 0; rst_n = 0; en = 0; #10 rst_n = 1; #15 en = 1; data_i = 8'b10111010; #10 en = 0; #195 en = 1; data_i = 8'b10110110; #10 en = 0; end initial begin forever #10 clk = ~clk; end endmodule

【verilog】单端口与双端口RAM设计 RAM (Random Access Memory)随机访问存储器. RAM又称随机存取存储器，存储单元的内容可按照需要随机取出或存入，且存取的速度与存储单元的位置无关。这种存储器在断电时，将丢失其存储内容，所以主要用于存储短时间使用的程序。它主要用来存储程序中用到的变量。凡是整个程序中，所用到的需要被改写的量（包括全局变量、局部变量、堆栈段等），都存储在RAM中。单端口RAM设计题目描述： 设计一个单端口RAM，它有： 写接口，读接口，地址接口，时钟接口和复位；存储宽度是4位，深度128。注意rst为低电平复位信号示意图：输入描述：输入信号 enb, clk, rst addr w_data类型 wire在testbench中，clk为周期5ns的时钟，rst为低电平复位输出描述：输出信号 r_data 类型 wire`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_data ); //*************code***********// reg [3:0] ram_reg[127:0]; reg [3:0] ram_data; integer i; always@(posedge clk or negedge rst)begin if(~rst) begin for(i=0;i<128;i=i+1)begin ram_reg[i]<=4'b0; end end else begin if(enb)begin//wire ram_reg[addr]<=w_data; end else begin ram_reg[addr]<=ram_reg[addr]; end end end assign r_data = enb? 4'b0:ram_reg[addr]; //*************code***********// endmodule双端口RAM设计描述实现一个深度为8，位宽为4bit的双端口RAM，数据全部初始化为0000。具有两组端口，分别用于读数据和写数据，读写操作可以同时进行。当读数据指示信号read_en有效时，通过读地址信号read_addr读取相应位置的数据read_data，并输出；当写数据指示信号write_en有效时，通过写地址信号write_addr 和写数据write-data，向对应位置写入相应的数据。程序的信号接口图如下：模块的时序图如下：使用Verilog HDL实现以上功能并编写testbench验证。输入描述：clk：系统时钟信号rst_n：异步复位信号，低电平有效read_en,write_en：单比特信号，读/写使能信号，表示进行读/写操作read_addr,write_addr：8比特位宽的信号，表示读/写操作对应的地址write_data：4比特位宽的信号，在执行写操作时写入RAM的数据输出描述：read_data：4比特位宽的信号，在执行读操作时从RAM中读出的数据`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); reg [3:0] ram_reg[7:0]; integer i; always@(posedge clk or negedge rst_n)begin if(~rst_n) begin for(i=0;i<8;i=i+1)begin ram_reg[i]<=4'b0; end end else begin if(write_en)begin ram_reg[write_addr]<=write_data; end end end always@(posedge clk or negedge rst_n)begin if(~rst_n) begin read_data<=4'b0; end else begin if(read_en)begin read_data<=ram_reg[read_addr]; end end end endmodule

Verilog 实现并行 FIR 滤波器设计 FIR（Finite Impulse Response）滤波器是一种有限长单位冲激响应滤波器，又称为非递归型滤波器。FIR 滤波器具有严格的线性相频特性，同时其单位响应是有限长的，因而是稳定的系统，在数字通信、图像处理等领域都有着广泛的应用。FIR 滤波器原理FIR 滤波器是有限长单位冲击响应滤波器。直接型结构如下： FIR 滤波器本质上就是输入信号与单位冲击响应函数的卷积，表达式如下： FIR 滤波器有如下几个特性：(1) 响应是有限长序列。(2) 系统函数在 |z| > 0 处收敛，极点全部在 z=0 处，属于因果系统。(3) 结构上是非递归的，没有输出到输入的反馈。(4) 输入信号相位响应是线性的，因为响应函数 h(n) 系数是对称的。(5) 输入信号的各频率之间，相对相位差也是固定不变的。(6) 时域卷积等于频域相乘，因此该卷积相当于筛选频谱中各频率分量的增益倍数。某些频率分量保留，某些频率分量衰减，从而实现滤波的效果。并行 FIR 滤波器设计设计说明输入频率为 7.5 MHz 和 250 KHz 的正弦波混合信号，经过 FIR 滤波器后，高频信号 7.5MHz 被滤除，只保留 250KHz 的信号。设计参数如下：由 FIR 滤波器结构可知，阶数为 15 时，FIR 的实现需要 16 个乘法器，15 个加法器和 15 组延时寄存器。为了稳定第一拍的数据，可以再多用一组延时寄存器，即共用 16 组延时寄存器。由于 FIR 滤波器系数的对称性，乘法器可以少用一半，即共使用 8 个乘法器。并行设计，就是在一个时钟周期内对 16 个延时数据同时进行乘法、加法运算，然后在时钟驱动下输出滤波值。这种方法的优点是滤波延时短，但是对时序要求比较高。并行设计设计中使用到的乘法器模块代码，可参考流水线式设计的乘法器。为方便快速仿真，也可以直接使用乘号 * 完成乘法运算，设计中加入宏定义 SAFE_DESIGN 来选择使用哪种乘法器。FIR 滤波器系数可由 matlab 生成，具体见附录。/*********************************************************** >> V201001 : Fs：50Mhz, fstop：1Mhz-6Mhz, order： 15 ************************************************************/ `define SAFE_DESIGN module fir_guide ( input rstn, //复位，低有效 input clk, //工作频率，即采样频率 input en, //输入数据有效信号 input [11:0] xin, //输入混合频率的信号数据 output valid, //输出数据有效信号 output [28:0] yout //输出数据，低频信号，即250KHz ); //data en delay reg [3:0] en_r ; always @(posedge clk or negedge rstn) begin if (!rstn) begin en_r[3:0] <= 'b0 ; end else begin en_r[3:0] <= ; end end //(1) 16 组移位寄存器 reg [11:0] xin_reg[15:0]; reg [3:0] i, j ; always @(posedge clk or negedge rstn) begin if (!rstn) begin for (i=0; i<15; i=i+1) begin xin_reg[i] <= 12'b0; end end else if (en) begin xin_reg[0] <= xin ; for (j=0; j<15; j=j+1) begin xin_reg[j+1] <= xin_reg[j] ; //周期性移位操作 end end end //Only 8 multipliers needed because of the symmetry of FIR filter coefficient //(2) 系数对称，16个移位寄存器数据进行首位相加 reg [12:0] add_reg[7:0]; always @(posedge clk or negedge rstn) begin if (!rstn) begin for (i=0; i<8; i=i+1) begin add_reg[i] <= 13'd0 ; end end else if (en_r[0]) begin for (i=0; i<8; i=i+1) begin add_reg[i] <= xin_reg[i] + xin_reg[15-i] ; end end end //(3) 8个乘法器 // 滤波器系数，已经过一定倍数的放大 wire [11:0] coe[7:0] ; assign coe[0] = 12'd11 ; assign coe[1] = 12'd31 ; assign coe[2] = 12'd63 ; assign coe[3] = 12'd104 ; assign coe[4] = 12'd152 ; assign coe[5] = 12'd198 ; assign coe[6] = 12'd235 ; assign coe[7] = 12'd255 ; reg [24:0] mout[7:0]; `ifdef SAFE_DESIGN //流水线式乘法器 wire [7:0] valid_mult ; genvar k ; generate for (k=0; k<8; k=k+1) begin mult_man #(13, 12) u_mult_paral ( .clk (clk), .rstn (rstn), .data_rdy (en_r[1]), .mult1 (add_reg[k]), .mult2 (coe[k]), .res_rdy (valid_mult[k]), //所有输出使能完全一致 .res (mout[k]) ); end endgenerate wire valid_mult7 = valid_mult[7] ; `else //如果对时序要求不高，可以直接用乘号 always @(posedge clk or negedge rstn) begin if (!rstn) begin for (i=0 ; i<8; i=i+1) begin mout[i] <= 25'b0 ; end end else if (en_r[1]) begin for (i=0 ; i<8; i=i+1) begin mout[i] <= coe[i] * add_reg[i] ; end end end wire valid_mult7 = en_r[2]; `endif //(4) 积分累加，8组25bit数据 -> 1组 29bit 数据 //数据有效延时 reg [3:0] valid_mult_r ; always @(posedge clk or negedge rstn) begin if (!rstn) begin valid_mult_r[3:0] <= 'b0 ; end else begin valid_mult_r[3:0] <= ; end end `ifdef SAFE_DESIGN //加法运算时，分多个周期进行流水，优化时序 reg [28:0] sum1 ; reg [28:0] sum2 ; reg [28:0] yout_t ; always @(posedge clk or negedge rstn) begin if (!rstn) begin sum1 <= 29'd0 ; sum2 <= 29'd0 ; yout_t <= 29'd0 ; end else if(valid_mult7) begin sum1 <= mout[0] + mout[1] + mout[2] + mout[3] ; sum2 <= mout[4] + mout[5] + mout[6] + mout[7] ; yout_t <= sum1 + sum2 ; end end `else //一步计算累加结果，但是实际中时序非常危险 reg signed [28:0] sum ; reg signed [28:0] yout_t ; always @(posedge clk or negedge rstn) begin if (!rstn) begin sum <= 29'd0 ; yout_t <= 29'd0 ; end else if (valid_mult7) begin sum <= mout[0] + mout[1] + mout[2] + mout[3] + mout[4] + mout[5] + mout[6] + mout[7]; yout_t <= sum ; end end `endif assign yout = yout_t ; assign valid = valid_mult_r[0]; endmoduletestbenchtestbench 编写如下，主要功能就是不间断连续的输入 250KHz 与 7.5MHz 的正弦波混合信号数据。输入的混合信号数据也可由 matlab 生成，具体见附录。`timescale 1ps/1ps module test ; //input reg clk ; reg rst_n ; reg en ; reg [11:0] xin ; //output wire valid ; wire [28:0] yout ; parameter SIMU_CYCLE = 64'd2000 ; //50MHz 采样频率 parameter SIN_DATA_NUM = 200 ; //仿真周期 //===================================== // 50MHz clk generating localparam TCLK_HALF = 10_000; initial begin clk = 1'b0 ; forever begin # TCLK_HALF ; clk = ~clk ; end end //============================ // reset and finish initial begin rst_n = 1'b0 ; # 30 rst_n = 1'b1 ; # (TCLK_HALF * 2 * SIMU_CYCLE) ; $finish ; end //======================================= // read signal data into register reg [11:0] stimulus [0: SIN_DATA_NUM-1] ; integer i ; initial begin $readmemh("../tb/cosx0p25m7p5m12bit.txt", stimulus) ; i = 0 ; en = 0 ; xin = 0 ; # 200 ; forever begin @(negedge clk) begin en = 1'b1 ; xin = stimulus[i] ; if (i == SIN_DATA_NUM-1) begin //周期送入数据控制 i = 0 ; end else begin i = i + 1 ; end end end end fir_guide u_fir_paral ( .xin (xin), .clk (clk), .en (en), .rstn (rst_n), .valid (valid), .yout (yout)); endmodule仿真结果由下图仿真结果可知，经过 FIR 滤波器后的信号只有一种低频率信号（250KHz），高频信号（7.5MHz）被滤除了。而且输出波形是连续的，能够持续输出。但是，如红圈所示，波形起始部分呈不规则状态，对此进行放大。 波形起始端放大后如下图所示，可见不规则波形的时间段，即两根竖线之间的时间间隔是 16 个时钟周期。因为数据是串行输入，设计中使用了 16 组延时寄存器，所以滤波后的第一个正常点应该较第一个滤波数据输出时刻延迟 16 个时钟周期。即数据输出有效信号 valid 应该再延迟 16 个时钟周期，则会使输出波形更加完美。 附录：matlab 使用生成 FIR 滤波器系数打开 matlab，在命令窗口输入命令： fdatool。然后会打开如下窗口，按照 FIR 滤波器参数进行设置。这里选择的 FIR 实现方法是最小二乘法（Least-squares），不同的实现方式滤波效果也不同。 点击 File -> Export将滤波器参数输出，存到变量 coef 中，如下图所示。 此时 coef 变量应该是浮点型数据。对其进行一定倍数的相乘扩大，然后取其近似的定点型数据作为设计中的 FIR 滤波器参数。这里取扩大倍数为 2048，结果如下所示。 生成输入的混合信号利用 matlab 生成混合的输入信号参考代码如下。信号为无符号定点型数据，位宽宽度为 12bit，存于文件 cosx0p25m7p5m12bit.txt。clear all;close all;clc; %======================================================= % generating a cos wave data with txt hex format %======================================================= fc = 0.25e6 ; % 中心频率 fn = 7.5e6 ; % 杂波频率 Fs = 50e6 ; % 采样频率 T = 1/fc ; % 信号周期 Num = Fs * T ; % 周期内信号采样点数 t = (0:Num-1)/Fs ; % 离散时间 cosx = cos(2*pi*fc*t) ; % 中心频率正弦信号 cosn = cos(2*pi*fn*t) ; % 杂波信号 cosy = mapminmax(cosx + cosn) ; %幅值扩展到（-1,1） 之间 cosy_dig = floor((2^11-1) * cosy + 2^11) ; %幅值扩展到 0~4095 fid = fopen('cosx0p25m7p5m12bit.txt', 'wt') ; %写数据文件 fprintf(fid, '%x\n', cosy_dig) ; fclose(fid) ; %时域波形 figure(1); subplot(121);plot(t,cosx);hold on ; plot(t,cosn) ; subplot(122);plot(t,cosy_dig) ; %频域波形 fft_cosy = fftshift(fft(cosy, Num)) ; f_axis = (-Num/2 : Num/2 - 1) * (Fs/Num) ; figure(5) ; plot(f_axis, abs(fft_cosy)) ;

【Verilog】创建12小时时钟的计数器 题目描述创建一组适合用作12小时时钟的计数器（带有am / pm指示器）。您的计数器由快速运行的时钟提供时钟，每当您的时钟增加（即每秒一次）时，便会在ena上产生一个脉冲。重置将时钟重置为12:00 AM。 pm对于AM是0，对于PM是1。 hh，mm和ss是两个BCD（二进制-编码的十进制数字分别代表小时（01-12），分钟（00-59）和秒（00-59）。Reset的优先级比enable的优先级高。以下时序图显示了从11:59:59 AM到12:00:00 PM的过渡行为以及同步复位和启用行为。 请注意，11:59:59 PM前进至12:00:00 AM，12:59:59 PM前进至01:00:00 PM。没有00:00:00。从图中知道，hh、mm、ss都是8位二进制数，且分为前四位和后四位，如果前四位满足了要求，后四位就加一个数；8位都满足了要求，就复位。解答module top_module( input clk, input reset, input ena, output pm, output [7:0] hh, output [7:0] mm, output [7:0] ss); wire [3:0] enable; assign enable[0] = ena; assign enable[1] = ena & (ss==8'h59); assign enable[2] = ena & (ss==8'h59) & (mm==8'h59); assign enable[3] = ena & (hh==8'h11) & (ss==8'h59) & (mm==8'h59); count60 second (clk,reset,enable[0],ss); count60 minute (clk,reset,enable[1],mm); count12 hour (clk,reset,enable[2],hh); count2 halfday (clk,reset,enable[3],pm); endmodule module count12( input clk, input reset, input ena, output [7:0] q); always @(posedge clk) begin if (reset) q <= 8'h12; else if (ena) begin if (q == 8'h12) q <= 8'h1; else if (q[3:0] == 4'h9) begin q[3:0] <= 0; q[7:4] <= 1; end else q[3:0] <= q[3:0] + 1; end else q <= q; end endmodule module count60( input clk, input reset, input ena, output [7:0] q); always @(posedge clk) begin if (reset) q <= 0; else if (ena) begin if (q == 8'h59) q <= 0; else if (q[3:0] == 4'h9) begin q[3:0] <= 0; q[7:4] <= q[7:4] + 1; end else q[3:0] <= q[3:0] + 1; end else q <= q; end endmodule module count2( input clk, input reset, input ena, output q); always @(posedge clk) begin if (reset) q <= 0; else if (ena) begin if (q < 1'b1) q <= q + 1; else q <= 0; end else q <= q; end endmodule

[Verilog]ASIC/FPGA实现边沿检测电路（上升/下降沿） 1、什么是边沿检测边沿检测用于检测信号的上升沿或下降沿，通常用于使能信号的捕捉等场景。2、采用1级触发器的边沿检测电路设计（以下降沿为例）2.1、设计方法设计波形图如下所示： 各信号说明如下： sys_clk：基准时钟信号（这里设定为50MHz，周期20ns）sys_rst_n：低电平有效的复位信号in：输入信号，需要对其进行下降沿检测~in：输入信号的反相信号in_d1：对输入信号寄存一拍in_neg：得到的下降沿指示信号，该信号为 ind1 && ~in 对上图进行分析： 信号in是我们需要对其进行下降沿检测的信号信号~in是将信号in反向信号in_d1是使用寄存器寄存in信号，即对其进行打拍，或者说是同步到系统时钟域下输入信号开始为高电平，在L2处变为低电平，产生第1个下降沿，在L5出产生第2个下降沿A处为产生的第1个下降沿指示信号，B处为产生的第2个下降沿指示信号2.2、Verilog实现根据上文分析不难编写Verilog代码如下：//使用1级寄存器的下降沿检测电路 module detect_1 ( input sys_clk, //时钟（设定为 50MHz） input sys_rst_n, //复位信号（n 表示低电平有效） input in, //需要进行下降沿检测的输入信号 output in_neg //输出的下降沿指示信号 ); //reg 定义 reg in_d1; //寄存一拍的信号 assign in_neg = ~in && in_d1; //组合逻辑得到下降沿 //上升沿： assign in_pos = in && ~in_d1; //双边沿： assign in_pos = in ^ in_d1; //寄存模块，将输入信号打一拍 always@(posedge sys_clk or negedge sys_rst_n)begin if(!sys_rst_n) in_d1 <= 1'b0; //复位清零 else in_d1 <= in; //寄存一拍 end endmodule2.3、RTL电路 上图为生成的RTL电路：该电路由一级D触发器+与逻辑门构成。2.4、TestbenchTestbench文件需要例化刚刚设计好的模块，并设置好激励。`timescale 1ns/1ns //时间刻度：单位1ns,精度1ns module tb_detect_1(); //仿真模块 //输入reg 定义 reg sys_clk; reg sys_rst_n; reg in; //输出wire定义 wire in_neg; //设置初始化条件和输入激励 initial begin sys_clk = 1'b0; //初始时钟为0 sys_rst_n <= 1'b0; //初始复位 in <= 1'b0; //初始化输入信号 /*****以下部分为设置的激励，以产生2个下降沿*******/ #10 //10个时间单位后 sys_rst_n <= 1'b1; //拉高复位（此时复位无效） in <= 1'b1; //拉高输入 #20 //20个时间单位后 in <= 1'b0; //拉低输入，制造第1个下降沿 #80 //80个时间单位后 in <= 1'b1; //拉高输入 #60 //60个时间单位后 in <= 1'b0; //拉低输入，制造第2个下降沿 end //always代表重复进行，#10代表每10个时间单位 //每10个时间单位反转时钟，即时钟周期为20个时间单位（20ns） always #10 sys_clk = ~sys_clk; //例化被测试模块 detect_1 detect_1_inst ( .sys_clk (sys_clk ), .sys_rst_n (sys_rst_n ), .in (in), .in_neg (in_neg) ); endmodule 2.5、仿真结果使用ModelSim执行仿真，仿真出来的波形如所示： 从波形图可以看到：10ns后停止复位在第1条参考线处输入信号 in 产生了第1个下降沿信号在第3条参考线处输入信号 in 产生了第2个下降沿信号在第1条参考线和第2条参考线之间的产生了一个周期的下降沿指示信号 in_neg在第3条参考线和第4条参考线之间的产生了一个周期的下降沿指示信号 in_neg3、采用2级触发器的边沿检测电路（以下降沿为例）3.1、设计方法设计波形图如下所示： 各信号说明如下： sys_clk：基准时钟信号（这里设定为50MHz，周期20ns）sys_rst_n：低电平有效的复位信号in：输入信号，需要对其进行下降沿检测in_d1：对输入信号寄存1拍in_d2：对输入信号寄存2拍~in_d1：in_d1信号的反相信号in_neg：得到的下降沿指示信号，该信号为 ~ind1 && ind2 对上图进行分析： 信号in是我们需要对其进行下降沿检测的信号信号in_d1是使用寄存器寄存in信号，即对其打1拍信号in_d2是使用寄存器寄存in_d1信号，即对其打1拍信号~in_d1是将信号in_d1反向输入信号开始为高电平，在L2处变为低电平，产生第1个下降沿，在L5出产生第2个下降沿A处为产生的第1个下降沿指示信号，B处为产生的第2个下降沿指示信号输出的下降沿指示信号落后下降沿一个时钟周期，这是因为对输入信号进行了寄存以消除亚稳态3.2、Verilog实现根据上文分析不难编写Verilog代码如下：//使用1级寄存器的下降沿检测电路 module detect_2 ( input sys_clk, //时钟（设定为 50MHz） input sys_rst_n, //复位信号（n 表示低电平有效） input in, //需要进行下降沿检测的输入信号 output in_neg //输出的下降沿指示信号 ); //reg 定义 reg in_d1; //寄存1拍的信号 reg in_d2; //寄存2拍的信号 assign in_neg = ~in_d1 && in_d2;//组合逻辑得到下降沿 //上升沿： assign in_pos = in && ~in_d1; //双边沿： assign in_pos = in ^ in_d1; //寄存模块，将输入信号打1拍、打2拍 always@(posedge sys_clk or negedge sys_rst_n)begin if(!sys_rst_n)begin in_d1 <= 1'b0; //复位清零 in_d2 <= 1'b0; end else begin in_d1 <= in; //寄存1拍 in_d2 <= in_d1; //寄存2拍 end end endmodule3.3、RTL电路 上图为生成的RTL电路：该电路由2级D触发器+与逻辑门构成。3.4、TestbenchTestbench文件同2.4章。3.5、仿真结果使用ModelSim执行仿真，仿真出来的波形如所示： 从波形图可以看到：10ns后停止复位在第1条参考线处输入信号 in 产生了第1个下降沿信号在第4条参考线处输入信号 in 产生了第2个下降沿信号在第2条参考线和第3条参考线之间的产生了一个周期的下降沿指示信号 in_neg在第5条参考线和第6条参考线之间的产生了一个周期的下降沿指示信号 in_neg两级寄存器构成的边沿检测电路可以有效的防止亚稳态的产生，产生的使能信号会落后一个时钟周期。4、参考文献【从零开始走进FPGA】你想干嘛——边沿检测技术FPGA的边沿检测FPGA基础入门篇(四) 边沿检测电路