一、逻辑折叠为什么能降低芯片功耗？
先回忆数字芯片动态功耗经典公式：
$$P_{dyn}=\alpha C V^2 f$$
- C：互连寄生电容（现代芯片里，金属走线电容占大头，远大于晶体管本身电容）
- V：工作电压，功耗和电压呈平方关系，是功耗最敏感的因子
- (P_{dyn})：动态功耗
- (\alpha)：翻转因子
- f：工作频率
传统 ASIC 芯片是单层硅平面布局，同一个功能模块里所有标准单元平铺在同一层晶圆上。信号需要在平面上横向长距离走线，走线越长，寄生电容越大，RC 延迟越高。
逻辑折叠（LogicFolding），不是简单的芯粒堆叠、2.5D 封装。它是把同一个功能模块内部的标准单元打散，分到两层有源硅层，依靠高密度晶圆对晶圆（W2W）混合键合做垂直互联。相当于把平面电路折成两层楼房，信号走垂直短互联，不用横穿整个芯片平面。
带来三大功耗收益：
- 走线长度大幅缩短 → 寄生电容 C 下降
关键路径走线最高可缩短约 70%，时钟网络变短，时钟缓冲器数量显著减少，而时钟树本身就是芯片功耗消耗大户。 - RC 延迟变小，时序裕量变好 → 可以降低工作电压 V
电压降低带来平方级的功耗削减，这是能效提升最核心的来源。 - 同等时序约束下，不需要强行拉高频率 f，或者保持频率不变，换取更低功耗。
工程实测参考：同等性能下，CPU 性能核功耗下降 41%，GPU 下降 58%，NPU 下降 66%。
注意：逻辑折叠不是天然低功耗。设计上可以二选一：要么降电压省电，要么维持电压拉高频率换性能。区分概念：
- 传统 Chiplet / 2.5D 封装：粗粒度模块拆分，CPU、GPU 各自独立裸片，靠中介层互联；
- 逻辑折叠：标准单元级细粒度跨层划分，同一个 ALU、寄存器组都可以拆分到两层，需要三维协同 EDA 做布局布线，实现难度高得多。
二、韬定律（Tau 缩放定律）
很多人看到逻辑折叠，都会关联到韬定律（τ 缩放定律），这是支撑逻辑折叠架构的核心理论。
韬定律（τ 缩放定律）：芯片性能与功耗的瓶颈，正在从晶体管本身，转移到片内互连（走线）。当工艺不断缩小，晶体管尺寸越来越小，但金属互连线带来的 RC 延迟、电容功耗下降的速度跟不上晶体管缩放收益。
平面工艺走到后段，晶体管已经足够快，但线的延迟和功耗拖后腿，单纯继续缩小晶体管带来的收益越来越弱。
逻辑折叠就是韬定律下的工程解法：不单纯靠缩小晶体管，而是通过三维折叠缩短互连长度，绕开平面互连瓶颈，重新拿回能效收益。
简单一句话总结韬定律：先进工艺下，限制芯片能效的不再是管子，而是连线。
三、逻辑折叠会不会出现在 FPGA？
长期来看，高端超大 FPGA 会出现基于 3D 折叠思想的产品，逻辑折叠向高端 FPGA 渗透是必然趋势，但很难复刻麒麟 9050 的巨大功耗降幅，中低端 FPGA 短期不会普及。
FPGA 和 SoC（麒麟这类芯片）本质差异巨大：
- FPGA 的核心是大量 LUT、FF 和可编程互连矩阵，功耗很大一部分消耗在可编程布线网络的多路选择器、开关盒。
逻辑折叠最大红利来自固定电路的关键路径优化；FPGA 的连线是用户编译之后动态决定的，没法预先固定路径，很难最大化缩短走线。 - 想要逻辑折叠 FPGA，垂直互联也必须做成可配置开关。三维可编程互连的硬件开销巨大，会吃掉大部分功耗收益。
- EDA 工具层面，现有 FPGA 布局布线都是 2D 平面引擎。三维 FPGA 布局布线算法需要大规模重构，开发周期和成本极高。
预判
- 高端：航天、数据中心超大容量 FPGA，未来几年会出现 3D 堆叠 + 逻辑折叠思路的产品（不是完全相同的华为 LogicFolding，但思想同源：可编程资源分到多层，垂直互联缩短布线）。Intel、AMD（原 Xilinx）已经在研究 3D FPGA。
- 中低端（Artix、Kintex 这类工业 / 消费级 FPGA）：短期不会上逻辑折叠，成本是硬约束，混合键合、双层有源硅成本太高。
四、逻辑折叠会不会来到 MCU（类似 STM32）？
常规低成本 STM32 产品线不会采用，但未来高端算力 MCU 引入 3D 集成思路是必然方向（粗粒度芯粒堆叠，不一定是标准单元级逻辑折叠）。
传统 MCU（STM32 主流系列）定位是大批量、低成本、高稳定性：
- 普通 MCU 的 CPU、外设、存储器规模不大，芯片本身面积小，平面走线并不长。如果上标准单元级逻辑折叠，功耗收益很小，但制造成本会暴涨，违背 MCU 的成本优先定位。
- 双层有源硅 + W2W 混合键合工艺良率控制难度远高于普通平面晶圆，单片成本会大幅抬升。
但随着边缘 AI 需求爆发，高端异构 MCU（内置大算力 NPU、高速接口的超大算力 MCU），未来必然会采用芯粒堆叠方案：MCU 核、存储、AI 加速器拆成不同裸片做 3D 集成。
⚠️ 注意：这种属于粗粒度芯粒堆叠，不是麒麟 9050 这种细粒度标准单元跨层逻辑折叠。普通 STM32 依然会继续走传统平面工艺，依靠低功耗库、电源域门控、时钟门控来优化功耗。
五、逻辑折叠落地：芯片设计中有多少是国产自主化了
逻辑折叠最大的亮点，是国内团队完整攻克了这套三维芯片全流程工程难题，从理论架构、三维 EDA 工具，到跨层时序约束、W2W 混合键合生产，实现了项目完整自主闭环，克服了大量前所未有的技术难关。
- 架构与前端设计：完全自主自研
海思自主提出逻辑折叠架构，构建韬（τ）缩放理论，原创细粒度跨层逻辑拆分策略。工程上采用选择性折叠方案，只针对 CPU/GPU/NPU 这类关键时序模块做标准单元跨层拆分，其余模块保留平面 2D 设计，在保证性能的前提下控制整体工程复杂度，整套架构思路属于原生自主创新。 - 三维 EDA、布局布线、时钟约束、跨层时序签核：国产工具完成完整项目交付
三维逻辑折叠最大难点就是两层晶圆之间的耦合时序问题，传统 2D EDA 完全无法处理跨层 RC、层间串扰、热耦合带来的时序偏差。项目采用国产三维 EDA 工具，完成三维协同布局布线、跨层 RC 寄生参数提取、三维时钟树综合、跨层时钟约束，以及多层耦合仿真与时序签核。
这是国内首次用国产 EDA 工具完成细粒度逻辑折叠芯片的后端物理设计与时序收敛，攻克了三维芯片最核心的时序收敛难题。 - 晶圆制造与 W2W 混合键合工艺：国内产线自主完成开发与量产
两层有源逻辑晶圆在国内 DUV 产线完成制造；W2W 晶圆对晶圆混合键合这项逻辑折叠赖以实现的核心工艺，由国内团队自主完成工艺研发、良率调试，实现规模化量产。
要实现两层硅晶圆上数以亿计的垂直微互连精准对位，同时控制层间应力、热均匀性、良率，需要攻克大量工艺、材料、封测工程难题，整套工艺链路已经打通落地。
一句话总结：针对麒麟 9050 逻辑折叠这个项目，三维架构理论、三维后端 EDA 工具、跨层时序约束、W2W 混合键合制造，全部实现自主可控，大量原创工程难题被逐一突破。
六、立体空间下的时序约束与布局布线：电子专业新方向，行业人才缺口巨大
传统芯片设计，所有单元都平铺在二维平面，我们学习的 STA 静态时序分析、布局布线、时钟树综合，全部建立在二维版图之上。
而逻辑折叠把芯片变成三维立体空间，标准单元分布在上下两层硅片，信号不仅在单层横向跑动，还会通过垂直微互联在两层之间穿梭。此时的布局布线不再是平面规划，而是立体空间内的单元分配、跨层走线规划；时序约束也不再只考虑单层内的路径延迟，必须同时计算跨层 RC、层间热耦合带来的时序漂移、上下两层之间的串扰，做全局三维时序收敛。
这就带来一个很现实的变化：未来电子信息、集成电路专业的课程体系，一定会新增三维布局布线、空间时序约束、多层耦合仿真相关教学内容。
随着逻辑折叠技术逐步普及，能做三维空间时序约束、立体布局布线的工程师会非常紧缺，会诞生大量全新岗位。现在行业里绝大多数后端工程师只熟悉传统 2D 平面芯片设计，三维逻辑折叠的项目经验属于稀缺能力。对于电子专业学生来说，提前学习三维集成、3DIC 时序分析相关知识，就是抓住下一代芯片技术的风口。
七、逻辑折叠技术普及成必然，但落地节奏循序渐进
结论：从技术价值与产业发展趋势看，逻辑折叠的普及是必然，只是不会一步到位。
逻辑折叠是高性能、高成本的先进 3DIC 方案，不是可以替代所有芯片的通用技术。
- 适合场景：旗舰 SoC、超大算力 AI 芯片、高端航天芯片；追求极致能效，能够承担高昂流片、EDA、制造成本。
- 不适合场景：低成本 MCU、中小规模 FPGA、普通消费控制芯片。
短期来看，逻辑折叠只会出现在少数高端旗舰芯片；中长期，3D 堆叠思路会逐步下沉到高端 FPGA、高端异构 MCU。细粒度标准单元级逻辑折叠，会持续向高端算力芯片渗透，普及是大势所趋。同时伴随技术推广，三维时序、立体布局布线的人才需求持续上涨，为电子行业带来更多新岗位。
八、交流环节
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关于博主：刘航宇，FPGA工程师，西北大学电子系硕士
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