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【3】Verilog-基础语法1 标识符与关键字标识符（identifier）可以是任意一组字母、数字、$ 符号和 _(下划线)符号的合，但标识符的第一个字符必须是字母或者下划线，不能以数字或者美元符开始。另外，标识符是区分大小写的。关键字是 Verilog 中预留的用于定义语言结构的特殊标识符。Verilog 中关键字全部为小写。reg [3:0] counter ; //reg 为关键字， counter 为标识符 input clk; //input 为关键字，clk 为标识符 input CLK; //CLK 与 clk是 2 个不同的标识符数值种类Verilog HDL 有下列四种基本的值来表示硬件电路中的电平逻辑：0：逻辑 0 或 "假"1：逻辑 1 或 "真"x 或 X：未知z 或 Z：高阻x 意味着信号数值的不确定，即在实际电路里，信号可能为 1，也可能为 0。z 意味着信号处于高阻状态，常见于信号（input, reg）没有驱动时的逻辑结果。例如一个 pad 的 input 呈现高阻状态时，其逻辑值和上下拉的状态有关系。上拉则逻辑值为 1，下拉则为 0 。整数数值表示方法 数字声明时，合法的基数格式有 4 中，包括：十进制('d 或 'D)，十六进制('h 或 'H)，二进制（'b 或 'B），八进制（'o 或 'O）。数值可指明位宽，也可不指明位宽。指明位宽4'b1011 // 4bit 数值 32'h3022_c0de // 32bit 的数值其中，下划线 _ 是为了增强代码的可读性。不指明位宽 一般直接写数字时，默认为十进制表示，例如下面的 3 种写法是等效的：counter = 'd100 ; //一般会根据编译器自动分频位宽，常见的为32bit counter = 100 ; counter = 32'h64 ;负数表示 通常在表示位宽的数字前面加一个减号来表示负数。例如-6'd15 -15-15 在 5 位二进制中的形式为 5'b10001, 在 6 位二进制中的形式为 6'b11_0001。需要注意的是，减号放在基数和数字之间是非法的，例如下面的表示方法是错误的：4'd-2 //非法说明实数表示方法实数表示方法主要有两种方式： 十进制 30.1236.03.00.001 科学计数法 1.2e4 //大小为120001_0001e4 //大小为1000100001E-3 //大小为0.001字符串表示方法字符串是由双引号包起来的字符队列。字符串不能多行书写，即字符串中不能包含回车符。Verilog 将字符串当做一系列的单字节 ASCII 字符队列。例如，为存储字符串 "ee.ac.cn", 需要 14*8bit 的存储单元。例如：reg [0: 14*8-1] str ; initial begin str = "ee.ac.cn"; end Verilog 数据类型Verilog 最常用的 2 种数据类型就是线网（wire）与寄存器（reg），其余类型可以理解为这两种数据类型的扩展或辅助。 线网（wire） wire 类型表示硬件单元之间的物理连线，由其连接的器件输出端连续驱动。如果没有驱动元件连接到 wire 型变量，缺省值一般为 "Z"。举例如下：wire interrupt ; wire flag1, flag2 ; wire gnd = 1'b0 ;线网型还有其他数据类型，包括 wand，wor，wri，triand，trior，trireg 等。这些数据类型用的频率不是很高，这里不做介绍。寄存器（reg） 寄存器（reg）用来表示存储单元，它会保持数据原有的值，直到被改写。声明举例如下：reg clk_temp; reg flag1, flag2 ;例如在 always 块中，寄存器可能被综合成边沿触发器，在组合逻辑中可能被综合成 wire 型变量。寄存器不需要驱动源，也不一定需要时钟信号。在仿真时，寄存器的值可在任意时刻通过赋值操作进行改写。例如：reg rstn ; initial begin rstn = 1'b0 ; #100 ; //延时 rstn = 1'b1 ; end向量 当位宽大于 1 时，wire 或 reg 即可声明为向量的形式。例如：reg [3:0] counter ; //声明4bit位宽的寄存器counter wire [32-1:0] gpio_data; //声明32bit位宽的线型变量gpio_data wire [8:2] addr ; //声明7bit位宽的线型变量addr，位宽范围为8:2 reg [0:31] data ; //声明32bit位宽的寄存器变量data, 最高有效位为0对于上面的向量，我们可以指定某一位或若干相邻位，作为其他逻辑使用。例如：wire [9:0] data_low = data[0:9] ; addr_temp[3:2] = addr[8:7] + 1'b1 ;Verilog 支持可变的向量域选择，例如：reg [31:0] data1 ; reg [7:0] byte1 [3:0]; integer j ; always@* begin for (j=0; j<=3;j=j+1) begin byte1[j] = data1[(j+1)*8-1 : j*8]; //把data1[7:0]…data1[31:24]依次赋值给byte1[0][7:0]…byte[3][7:0] end endVerillog 还支持指定 bit 位后固定位宽的向量域选择访问。[bit+: width] : 从起始 bit 位开始递增，位宽为 width。[bit-: width] : 从起始 bit 位开始递减，位宽为 width。//下面 2 种赋值是等效的 A = data1[31-: 8] ; A = data1[31:24] ; //下面 2 种赋值是等效的 B = data1[0+ : 8] ; B = data1[0:7] ;对信号重新进行组合成新的向量时，需要借助大括号。例如：wire [31:0] temp1, temp2 ; assign temp1 = ; //数据拼接 assign temp2 = }; //赋值32位的数值0 整数，实数，时间寄存器变量 整数，实数，时间等数据类型实际也属于寄存器类型。整数（integer）整数类型用关键字 integer 来声明。声明时不用指明位宽，位宽和编译器有关，一般为32 bit。reg 型变量为无符号数，而 integer 型变量为有符号数。例如：reg [31:0] data1 ; reg [3:0] byte1 [7:0]; //数组变量，后续介绍 integer j ; //整型变量，用来辅助生成数字电路 always@* begin for (j=0; j<=3;j=j+1) begin byte1[j] = data1[(j+1)*8-1 : j*8]; //把data1[7:0]…data1[31:24]依次赋值给byte1[0][7:0]…byte[3][7:0] end end此例中，integer 信号 j 作为辅助信号，将 data1 的数据依次赋值给数组 byte1。综合后实际电路里并没有 j 这个信号，j 只是辅助生成相应的硬件电路。 实数（real） 实数用关键字 real 来声明，可用十进制或科学计数法来表示。实数声明不能带有范围，默认值为 0。如果将一个实数赋值给一个整数，则只有实数的整数部分会赋值给整数。例如：real data1 ; integer temp ; initial begin data1 = 2e3 ; data1 = 3.75 ; end initial begin temp = data1 ; //temp 值的大小为3 end时间（time） Verilog 使用特殊的时间寄存器 time 型变量，对仿真时间进行保存。其宽度一般为 64 bit，通过调用系统函数 $time 获取当前仿真时间。例如：time current_time ; initial begin #100 ; current_time = $time ; //current_time 的大小为 100 end数组 在 Verilog 中允许声明 reg, wire, integer, time, real 及其向量类型的数组。数组维数没有限制。线网数组也可以用于连接实例模块的端口。数组中的每个元素都可以作为一个标量或者向量，以同样的方式来使用，形如：<数组名>[<下标>]。对于多维数组来讲，用户需要说明其每一维的索引。例如：integer flag [7:0] ; //8个整数组成的数组 reg [3:0] counter [3:0] ; //由4个4bit计数器组成的数组 wire [7:0] addr_bus [3:0] ; //由4个8bit wire型变量组成的数组 wire data_bit[7:0][5:0] ; //声明1bit wire型变量的二维数组 reg [31:0] data_4d[11:0][3:0][3:0][255:0] ; //声明4维的32bit数据变量数组下面显示了对数组元素的赋值操作：flag [1] = 32'd0 ; //将flag数组中第二个元素赋值为32bit的0值 counter[3] = 4'hF ; //将数组counter中第4个元素的值赋值为4bit 十六进制数F，等效于counter[3][3:0] = 4'hF，即可省略宽度; assign addr_bus[0] = 8'b0 ; //将数组addr_bus中第一个元素的值赋值为0 assign data_bit[0][1] = 1'b1; //将数组data_bit的第1行第2列的元素赋值为1，这里不能省略第二个访问标号，即 assign data_bit[0] = 1'b1; 是非法的。 data_4d[0][0][0][0][15:0] = 15'd3 ; //将数组data_4d中标号为[0][0][0][0]的寄存器单元的15~0bit赋值为3虽然数组与向量的访问方式在一定程度上类似，但不要将向量和数组混淆。向量是一个单独的元件，位宽为 n；数组由多个元件组成，其中每个元件的位宽为 n 或 1。它们在结构的定义上就有所区别。 存储器 存储器变量就是一种寄存器数组，可用来描述 RAM 或 ROM 的行为。例如：reg membit[0:255] ; //256bit的1bit存储器 reg [7:0] mem[0:1023] ; //1Kbyte存储器，位宽8bit mem[511] = 8'b0 ; //令第512个8bit的存储单元值为0参数 参数用来表示常量，用关键字 parameter 声明，只能赋值一次。例如：parameter data_width = 10'd32 ; parameter i=1, j=2, k=3 ; parameter mem_size = data_width * 10 ;但是，通过实例化的方式，可以更改参数在模块中的值。此部分以后会介绍。局部参数用 localparam 来声明，其作用和用法与 parameter 相同，区别在于它的值不能被改变。所以当参数只在本模块中调用时，可用 localparam 来说明。 字符串 字符串保存在 reg 类型的变量中，每个字符占用一个字节（8bit）。因此寄存器变量的宽度应该足够大，以保证不会溢出。字符串不能多行书写，即字符串中不能包含回车符。如果寄存器变量的宽度大于字符串的大小，则使用 0 来填充左边的空余位；如果寄存器变量的宽度小于字符串大小，则会截去字符串左边多余的数据。例如，为存储字符串 "ee.ac.cn", 需要 14*8bit 的存储单元：reg [0: 14*8-1] str ; initial begin str = "ee.ac.cn"; end 有一些特殊字符在显示字符串中有特殊意义，例如换行符，制表符等。如果需要在字符串中显示这些特殊的字符，则需要在前面加前缀转义字符 \ 。例如下表所示：其实，在 SystemVerilog（主要用于 Verilog 仿真的编程语言）语言中，已经可以直接用关键字 string 来表示字符串变量类型，这为 Verilog 的仿真带来了极大的便利。有兴趣的学者可以简单学习下 SystemVerilog。

【2】Verilog-项目设计方法 设计方法Verilog 的设计多采用自上而下的设计方法（top-down）。即先定义顶层模块功能，进而分析要构成顶层模块的必要子模块；然后进一步对各个模块进行分解、设计，直到到达无法进一步分解的底层功能块。这样，可以把一个较大的系统，细化成多个小系统，从时间、工作量上分配给更多的人员去设计，从而提高了设计速度，缩短了开发周期。设计流程Verilog 的设计流程，一般包括以下几个步骤：需求分析工作人员需要对用户提出的功能要求进行分析理解，做出电路系统的整体规划，形成详细的技术指标，确定初步方案。例如，要设计一个电子屏，需要考虑供电方式、工作频率、产品体积、成本、功耗等，电路实现采用 ASIC 还是选用 FPGA/CPLD 器件等。功能划分正确地分析了用户的电路需求后，就可以进行逻辑功能的总体设计，设计整个电路的功能、接口和总体结构，考虑功能模块的划分和设计思路，各子模块的接口和时序（包括接口时序和内部信号的时序）等，向项目组成员合理分配子模块设计任务。文本描述可以用任意的文本编辑器，也可以用专用的 HDL 编辑环境，对所需求的数字电路进行设计建模，保存为 .v 文件。功能仿真（前仿真）对建模文件进行编译，对模型电路进行功能上的仿真验证，查找设计的错误并修正。此时的仿真验证并没有考虑到信号的延迟等一些 timing 因素，只是验证逻辑上的正确性。逻辑综合综合（synthesize），就是在标准单元库和特定的设计约束的基础上，将设计的高层次描述（Verilog 建模）转换为门级网表的过程。逻辑综合的目的是产生物理电路门级结构，并在逻辑、时序上进行一定程度的优化，寻求逻辑、面积、功耗的平衡，增强电路的可测试性。但不是所有的 Verilog 语句都是可以综合成逻辑单元的，例如时延语句。布局布线根据逻辑综合出的网表与约束文件，利用厂家提供的各种基本标准单元库，对门级电路进行布局布线。至此，已经将 Verilog 设计的数字电路，设计成由标准单元库组成的数字电路。时序仿真（后仿真）布局布线后，电路模型中已经包含了时延信息。利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。单元器件的不同、布局布线方案都会给电路的时序造成影响，严重时会出现错误。出错后可能就需要重新修改 RTL（寄存器传输级描述，即 Verilog 初版描述），重复后面的步骤。这样的过程可能反复多次，直至错误完全排除。FPGA/CPLD 下载或 ASIC 制造工艺生产完成上面所有步骤后，就可以通过开发工具将设计的数字电路目标文件下载到 FPGA/CPLD 芯片中，然后在电路板上进行调试、验证。如果要在 ASIC 上实现，则需要制造芯片。一般芯片制造时，也需要先在 FPGA 板卡上进行逻辑功能的验证。

ASIC/FPGA应该学习Verilog还是VHDL？ 正文对于FPGA或者ASIC的初学者来说，选择哪种语言貌似应该根据自身的需求而定，例如实验室项目需要使用哪种语言，或者实验室师兄师姐使用了哪种语言，或者导师推荐你学习哪种原因，这都是硬性需求了，因为你需要完成项目的接手，所以必须根据要求而来！常识讨论但如果你没有这些顾虑呢？该如何做出选择？这时，您应该注意几点。VHDL是强类型的。这使初学者更难犯错误，因为编译器不允许您编写有效的代码。Verilog是弱类型的。它允许您编写错误的代码，但更为简洁。Verilog看起来更像C之类的软件语言。这使熟悉C的人更容易阅读和理解Verilog的工作。VHDL需要大量输入。Verilog通常只需要较少的代码即可完成相同的操作。VHDL是非常确定的，因为在某些情况下Verilog是不确定的。当然，这里并不是评论Verilog或者VHDL的优劣的，对于语言的选择是根据需求而定的！有人喜欢用Verilog，自然喜欢它的优点，也能包它的缺点，VHDL也是如此！例如1995年OVI主题演讲时，时任Cadence首席执行官的Joe Costello，认为：VHDL is one of the biggest mistakes the Electronics Design Automation industry has ever made. A $400 million mistake. Wouldn’t this money have been better spent on handling sub-micron design, testability issues, or even a new type of HDL that had significantly more capabilities than what Verilog and VHDL offer today?翻译过来就是：VHDL是电子设计自动化行业有史以来最大的错误之一。4亿美元的错误。这笔钱不会花在处理亚微米设计，可测试性问题，甚至是比Verilog和VHDL提供的功能明显更多的新型HDL上吗？这明显是对VHDL的负面评论！这也很好理解：在那些年里，Verilog和VHDL是主要的HDL竞争者，而Cadence主导了Verilog仿真市场。也有一些反对Verilog的声音，大概是认为：一方面，如果仅存Verilog，那么是形成垄断，垄断并不符合行业及其客户的普遍利益。有了垄断，就没有竞争。当竞争消失时，创新也会消失。另一方面，诟病Verilog的编程陷阱？例如非阻塞赋值等等！对于事情的好坏，声音总是很多，都是利益相关，这与我们的主题无关，到此为止！数据分析下面我们来从更多的数据方面看看Verilog还有VHDL的对比情况：谷歌网页搜索热度：全球红色代表Verilog，蓝色代表VHDL，可以明显看出Verilog从追赶到反超的这样一个事实（还有一点有趣的是，很多年龄较大的领导或者导师更熟悉VHDL，和他们所处的年代有关！），我们把时间线拉近感受一下： 从2018年初至今，Verilog的搜索热度还是高于VHDL，这是一个趋势！中国上面是全球的情况，那么对于中国来说呢？ 可见，大概2008年以前还平分秋色，但是之后，Verilog热度越来越大于VHDL！结束语考虑到国内大势，Verilog更受欢迎！verilog强大的仿真功能，相比之下VHDL的仿真功能弱爆了。verilog这么多年的市场占有率远胜于VHDL，除了一些以前的设计需要支持以及很多学校还是以VHDL教学，基本用的很少了。