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嵌入式＆系统(共70篇)

找到 70 篇与嵌入式＆系统相关的结果 - 第 2 页

2023-07-19
嵌入式软件-基于C语言小端转大端摘要本文介绍了嵌入式系统中大端小端转换的意义，并提供了四种基于C语言的实现方法，包括使用char指针、union联合体、按位操作和宏函数，以将小端模式的整数转换为大端模式。关键词：嵌入式软件,C语言,字节序转换,大端小端,网络通信意义题目示例解答1.char指针，按字节替换 2.利用union联合体共用内存空间特性，使用char数组来改变 3. 使用按位与运算保留以获取每个字节，然后按位左移到正确位置并拼接 4. 使用预定义好的宏函数意义大端小端转化对嵌入式系统有意义，因为不同的处理器或者通信协议可能采用不同的字节序来存储或者传输数据。字节序是指一个多字节数据在内存中的存放顺序，它有两种主要的形式：大端：最高有效位（MSB）存放在最低的内存地址，最低有效位（LSB）存放在最高的内存地址。小端：最低有效位（LSB）存放在最低的内存地址，最高有效位（MSB）存放在最高的内存地址。例如，一个32位的整数0x12345678，在大端系统中，它的内存布局是： pC703EF.png图片而在小端系统中，它的内存布局是： pC70G4J.png图片如果一个嵌入式系统需要和不同字节序的设备或者网络进行交互，就需要进行字节序的转换，否则会导致数据错误或者通信失败。例如，TCP/IP协议族中的所有层都采用大端字节序来表示数据包头中的16位或32位的值，如IP地址、包长、校验和等。如果一个嵌入式系统使用小端字节序的处理器，并且想要建立一个TCP连接，就需要将IP地址等信息从小端转换为大端再发送出去，否则对方无法正确解析。题目输入一个数字n，假设它是以小端模式保存在机器的，请将其转换为大端方式保存时的值。示例输入：1 返回值：16777216 解答 1.char指针，按字节替换 /* * @param n int整型 * @return int整型 */ int convert(int n ) { // write code here int tmp = 0x00000000; //开辟新的int空间用于接收转化结果 unsigned char *p = &tmp, *q = &n; p[0] = q[3]; p[1] = q[2]; p[2] = q[1]; p[3] = q[0]; return tmp; }2.利用union联合体共用内存空间特性，使用char数组来改变 /** * 代码中的类名、方法名、参数名已经指定，请勿修改，直接返回方法规定的值即可 * * * @param n int整型 * @return int整型 */ typedef union { int i; unsigned char c[4] } inc_u; int convert(int n ) { // write code here inc_u x; //这里也可以用新开辟空间进行置换 x.i = n; //利用按位异或运算可叠加、可还原性 x.c[0] ^= x.c[3], x.c[3] ^= x.c[0], x.c[0] ^= x.c[3]; //首尾两字节对调 x.c[1] ^= x.c[2], x.c[2] ^= x.c[1], x.c[1] ^= x.c[2]; //中间两字节对调 return x.i; /* 按位<<到正确位置，并用|拼装 return (x.c[0]<<24)|(x.c[1]<<16)|(x.c[2]<<8)|x.c[3]; */ }3. 使用按位与运算保留以获取每个字节，然后按位左移到正确位置并拼接 /** * 代码中的类名、方法名、参数名已经指定，请勿修改，直接返回方法规定的值即可 * * * @param n int整型 * @return int整型 */ int convert(int n ) { // write code here return (((n & 0xff000000)>>24) | ((n & 0x00ff0000)>>8 ) | ((n & 0x0000ff00)<<8 ) | ((n & 0x000000ff)<<24); //按位与时，遇0清零，遇1保留 ); }4. 使用预定义好的宏函数本条方法参考 https://www.codeproject.com/Articles/4804/Basic-concepts-on-Endianness 文中提到网络上常用的套接字接口（socket API）指定了一种称为网络字节顺序的标准字节顺序，这个顺序其实就是大端模式；而当时，同时代的 x86 系列主机反而是小端模式。所以就促使产生了如： ntohs() convert Network order TO Host order in Short (16 bit 大转小); ntohl() convert Network order TO Host order in Long (32 bit 大转小); htons() convert Host order TO Network order in Short (16 bit 小转大); htonl() convert Host order TO Network order in Long (32 bit 小转大). 所以我们这里使用 32 bit 小转大的 htonl() 宏函数来解决这个问题。 /** * 代码中的类名、方法名、参数名已经指定，请勿修改，直接返回方法规定的值即可 * * * @param n int整型 * @return int整型 */ int convert(int n ) { // write code here return htonl(n); ); }

嵌入式＆系统编程&脚本笔记 # 嵌入式 # C/C++

刘航宇 3年前
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【转载】Libero SOC Debug教程-片上逻辑分析仪IDENTIFY 摘要本文介绍了Microsemi FPGA片上逻辑分析仪Identify的使用方法，包括原理、配置步骤和资源占用情况，适用于FPGA工程师进行硬件级程序调试。关键词：FPGA调试, 片上逻辑分析仪, Libero SoC, Identify工具, 逻辑资源本文转载于https://blog.csdn.net/whik1194/article/details/107074187 FPGA在线调试关于MICROSEMI片上逻辑分析仪 FPGA片上逻辑分析仪原理预期效果 0.准备一个创建好的LIBERO工程 1.新建IDENTIFY工程，并添加想要监测的信号 2.管脚分配，编译下载 3.设置触发类型 4.IICE逻辑分析仪核资源占用原文：参考： FPGA在线调试对于嵌入式系统来说，如单片机，进行硬件级程序调试时，通常采用的是JLink/ST-Link调试器，在线调试的方式来获取程序实时运行的状态，可以观察程序运行流程、各种变量的值、中断的触发情况，还可以设置断点、单步运行，方便快速的发现BUG，解决问题。但是对于FPGA来说，并不是顺序执行的，而是根据每一个Clk并行执行，所以我们不能使用调试器进行单步调试。 FPGA调试需要观察内部信号的值，各个信号之间的时序关系，所以使用逻辑分析仪是最好的调试方式了。有些FPGA工程，对外的接口，即输入输出，可能只有几个，但是他们之间的逻辑和时序关系非常复杂，所以内部有几十个中间寄存器，程序下载进去了，发现不是我们想要的效果，怎么办？你可能会说，查代码吧！如果这个工程非常简单，你可能只需要耗费几分钟或者几个小时就可以定位代码的问题所在。但是如果这是一个非常庞大的工程，内部的中间寄存器、信号，几百上千个，各个模块单独软件仿真都正常，整体仿真也正常，就是下载到实际的芯片中运行不正常。你如何进行问题定位？如果再去进行代码审查，这将会消耗非常多的时间。那么如果能在FPGA芯片内部装上一个逻辑分析仪，那不就直接可以看到内部信号的值了，而且还可以看到各个信号之间的时序关系。需求推动技术发展，既然开发者有这个需求，那么FPGA厂商肯定会实现这个功能！下面来一起看一下Microsemi FPGA片上逻辑分析仪的使用方法吧！关于MICROSEMI片上逻辑分析仪几大厂商的片上逻辑分析仪： Xilinx厂商ISE开发环境下的ChipScope工具 Altera厂商Quartus开发环境下的SignalTap工具 Lattice厂商Diamod开发环境下的Reveal工具对于 FPGA 工程师来说，这些都是很熟悉的名字。和以上几大FPGA厂商一样，Microsemi Libero也支持片上逻辑分析仪工具，只不过不是自己家研发的，使用的是Synospsy公司出品的Identify工具，其实，Libero中的综合器synplify也是Synospsy公司的。根据Synospsy官网的描述：Identify RTL 调试仪，这个调试工具除了支持Microsemi的FPGA产品外，还支持Altera和Xilinx的FPGA产品。 FPGA片上逻辑分析仪原理 Identify片上逻辑分析仪的原理，是通过在FPGA工程中加入一个IICE逻辑分析仪IP核，这个IP核，由控制器和采集器组成，采集器用于采集信号，控制器用于和JTAG调试器连接，并把数据发送到上位机，IICE内部有RAM空间，用于存储触发位置附近的信号，RAM空间的大小，即采样深度，可以自己调整。FPGA工程中加入IICE核，会占用一定的资源，资源占用的大小取决于：采样深度，采样信号的个数，采样信号的触发方式等。所以综上，FPGA片上逻辑分析仪需要3个组件：片上的IICE逻辑分析仪核、JTAG下载器、上位机。 pC5Uq6e.png图片 JTAG下载器也就是我们下载程序时使用的FlashPro x下载器，上位机软件也就是Identify工具，这个工具已经在安装Libero SoC时一同安装并注册**了。所以不需要安装其他的工具软件，只需要在已经设计好的FPGA公司中，配置一下IIC逻辑分析仪核就可以了。在已经创建好的Libero工程中，加入IICE逻辑分析仪核，并演示Identify工具的使用。预期效果以Microsemi SmartFusion系列的A2F200M3F芯片为例，其他芯片使用操作方法类似。示例工程功能：led每隔10个clk翻转一次为例，演示identify的使用。 identify添加完成之后，把led设置为上升沿触发，会抓取到类似如下的波形。 pChB2qJ.png图片 0.准备一个创建好的LIBERO工程这里以LED每隔10个时钟周期翻转为例。HDL文件内容： module led_demo( //inputs input clk, input rst_n, //outputs output reg led ); reg [3:0] cnt; always @ (posedge clk) begin if(!rst_n) cnt <= 0; else if(cnt == 10) /* max=10, 0-10 */ cnt <= 0; else cnt <= cnt + 1; end always @ (posedge clk) begin if(!rst_n) led <= 0; else if(cnt == 10) led <= ~led; end endmodule1.新建IDENTIFY工程，并添加想要监测的信号 1.0 先运行Synthesize 1.1 在Synthesize上右键，选择Open Interactively pChr5jO.png图片 1.2 在Synthesis上右键新建一个Identify工程 pChrTDe.png图片 1.3 输入新建的identify工程的名称和保存路径，选择默认的就行。 pChrqUA.png图片 1.4 在新建的identify工程上右键选择identify instrumentor pChsSKS.png图片 1.5 在HDL文件中选择要监测的信号和采样时钟，采样时钟选择Sample Clock，作为触发的信号选择Trigger Only，要监测的信号选择Sample Only，也可以选择Sample and Trigger，这样会占用更多的资源。 pChsG26.png图片 pChsNrD.png图片设置完成的信号会有标注 pChsgsS.png图片 sample clock 表示采样时钟，所有在 IICE 中添加的信号都会在 sample clock 的边沿进行采样，设为 sample clock 的信号前会出现一个时钟状的图标。设置为 sample 和 trigger 的信号都将作为被采样信号，区别在于 sample 信号只能被采样，而 trigger 信号可以作为触发采集的条件，当然你可以把一个信号同时设置为 sample 和 trigger 。 1.6 设置采样深度，选择Instrumentor->IICE pChsWZQ.png图片采样深度最大支持1048576 pChsfaj.png图片输入采样深度，数值越大，采样时间越长，相应的FPGA资源占用也越多。 pChsqLF.png图片 1.7 选择Run->Run pChsOZ4.png图片或者直接点击主界面的Run按钮 pChsjo9.png图片 1.8 编译完成之后，保存退出。 pChsxiR.png图片 2.管脚分配，编译下载 2.1 和正常流程一样，管脚分配，编译下载。可以看到JTAG部分的管脚已经被IICE逻辑分析仪核使用了 pChyiLD.png图片 2.2 在Identify Debug Design上右键，选择Open Interactively，打开identify工具 pChymWt.png图片 3.设置触发类型 3.1 选择要触发的信号，和触发类型，这里我选择的是led，上升沿触发。 pChyYYn.png图片 3.2 连接FlashPro下载器，点击小人图标，启动抓取，满足触发条件自动停止。 pChy6YR.png图片 D:/identify_demo/synthesis$ run -iice {IICE} INFO: run -iice IICE INFO: Info: Attempting to connect to: usb Info: Type: FlashPro4 Info: ID: 08152 Info: Connection: usb2.0 Info: Revision: UndefRev INFO: Checking communication with the Microsemi_BuiltinJTAG cable and the hardware INFO: The hardware is responding correctly INFO: Auto-detecting the device chain INFO: Device at chain position 1 is "A2F200M3F" INFO: IICE 'IICE' configured, waiting for trigger INFO: IICE 'IICE' Trigger detected, downloading samples INFO: notify -notify INFO: waveform viewer INFO: waveform viewer INFO: write vcd -iice IICE -comment {Identify created VCD dump} -gtkwave -noequiv IICE.vcd D:/identify_demo/synthesis$ 3.3 右侧黄色的显示就是触发瞬间时信号的值。右键可以改变数据格式。 pChyO6f.png图片 3.4 选择Debugger preferences可以设置采样时钟的周期，用于后面波形的时间测量 pChyz7Q.png图片 3.5 设置采样时钟的周期 pCh6Chn.png图片 3.6 点击波形按钮，在GTKWave中打开抓取到的波形。 pCh6kcV.png图片 3.7 可以按住左键拖动测量时间差 pCh6uN9.png图片 3.8 还可以给每个通道设置不同的颜色，和显示方式。 pCh6Q91.png图片 4.IICE逻辑分析仪核资源占用 IICE逻辑分析仪核占用的主要是逻辑资源和RAM资源，可以看到资源占用还是很多的。图片图片原文： https://blog.csdn.net/whik1194/article/details/107074187 参考： https://zhuanlan.zhihu.com/p/88314552 https://www.synopsys.com/zh-cn/implementation-and-signoff/fpga-based-design/identify-rtl-debugger.html http://training.eeworld.com.cn/video/1059 https://www.microsemi.com/document-portal/doc_view/132760-synopsys-identify-me-h-2013-03m-sp1-user-guide

嵌入式＆系统 FPGA&ASIC # ASIC/FPGA # 嵌入式

刘航宇 3年前
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2023-06-20
Microsemi Libero SOC常见问题-FPGA全局网络的设置摘要本文介绍了Microsemi Libero SOC中FPGA全局网络设置的问题，分析了全局布线资源，并提供了将CLKBUF改为INBUF和将INBUF改为CLKBUF的方法，以解决信号全局网络设置问题。关键词：Microsemi, Libero SOC, FPGA全局网络, 引脚分配, INBUF, CLKBUF问题描述最近在一个FPGA工程中分配rst_n引脚时，发现rst_n引脚类型为CLKBUF，而不是常用的INBUF，在分配完引脚commit检查报错，提示需要连接到全局网络引脚上。 Running Global Checker... Error:PLC002:No legal assignment exists for global net rst.n_c. Info:Uhlocking the driver or removing the region constraint for net rst nc may help to satisfy Error:PLC005:Automat ic global net placement failed. 尝试忽略这个错误，直接进行编译，在布局布线时又报错。 Error: PLC002: No legal assignment exists for global net rst_n_c. Error: PLC005: Automatic global net placement failed. Error: Failure when executing Tcl script. [ Line 18 ] 尝试取消引脚锁定LOCK，再次commit检查成功，编译下载正常，但是功能不对，再次打开引脚分配界面，发现是rst_n对应的引脚并不是我设置的那个，看来是CLKBUF的原因。问题分析网络上搜索一些资料后，发现是在一些工程中会出现这个问题，如果rst_n信号连接了许多IP核，和很多自己写的模块，这样rst_n就需要很强的驱动能力，即扇出能力(Fan Out)，而且布线会很长，所以在分配管脚时，IDE自动添加了CLKBUF，来提供更大的驱动能力和更小的延时。那么什么是FPGA的全局时钟网络资源呢？ FPGA全局布线资源简介我们知道FPGA的资源主要由以下几部分组成：可编程输入输出单元（IOB）基本可编程逻辑单元（CLB）数字时钟管理模块（DCM）嵌入块式RAM（BRAM）丰富的布线资源内嵌专用硬件模块。我们重点介绍布线资源，FPGA中布线的长度和工艺决定着信号在的驱动能力和传输速度。FPGA的布线资源可大概分为4类：全局布线资源：芯片内部全局时钟和全局复位/置位的布线长线资源：完成芯片Bank间的高速信号和第二全局时钟信号的布线短线资源：完成基本逻辑单元之间的逻辑互连和布线分布式布线资源：用于专有时钟、复位等控制信号线。一般设计中，我们不需要直接参与布线资源的分配，IDE中的布局布线器（Place and Route）可以根据输入逻辑网表的拓扑结构，和用户设定的约束条件来自动的选择布线资源。其中全局布线资源具有最强的驱动能力和最小的延时，但是只能限制在全局管脚上，厂商会特殊设计这部分资源，如Xilinx FPGA中的全局时钟资源一般使用全铜层工艺实现，并设计了专门时钟缓冲和驱动结构，从而使全局时钟到达芯片内部的所有可配置逻辑单元（CLB）、I/O单元（IOB）和选择性块RAM（Block Select ROM）的时延和抖动都为最小。一般全局布线资源都是针对输入信号来说的，如果IDE自动把rst_n引脚优化为了全局网络，而硬件电路设计上却把rst_n分配到了普通管脚上，那么就很麻烦了，要么牺牲全局网络的优势，手动将全局网络改为普通网络，要么为了利用全局网络的优势，修改电路，重新分配硬件引脚。所以如果一些关键的信号确定了，如时钟、复位等，产品迭代修改电路时，不要轻易调整这些关键引脚。 Microsemi FPGA的全局布线资源 Microsemi FPGA的全局时钟管脚编号，我们可以通过官方Datasheet来找到，在手册中关于全局IO的命名规则上，有如下介绍：即只有管脚名称为GFA0/1/2，GFB0/1/2，GFC0/1/2，GCA0/1/2，GCB0/1/2，GCC0/1/2（共18个）才支持全局网络分配，而且，如果使用了GFA0引脚作为全局输入引脚，那么GFA1和GFA2都不能再作为全局网络了，其他GFC等同理，这一点在设计电路时要特别注意。对于Microsemi SmartFusion系列FPGA芯片A2F200M3F-PQ208来说，只有7个，分别是：GFA0-15、GFA1-14、GFA2-13、GCA0-145、GCA1-146、GCC2-151、GCA2-153，引脚分配如下图所示：所以在设计A2F200M3F-PQ208硬件电路时，时钟和复位信号尽量分配在这些管脚上，以获得硬件性能的最大效率。这些全局引脚的延时时间都是非常小的，具体的时间参数可以从数据手册上获得。全局网络改为普通输入像文章开头介绍的情况，IDE自动把rst_n设置为全局网络，而实际硬件却不是全局引脚，应该怎么修改为普通输入呢？即CLKBUF改为普通的INBUF？网络上zlg的教程中使用的是版本较低的Libero IDE 8.0，新版的Libero SoC改动非常大，文中介绍的修改sdc文件的方法已经不能使用了，这里提供新的修改方法——调用INBUF IP Core的方式。这里官方已经考虑到了，在官方提供的INBUF IP Core可以把CLKBUF改为INBUF。在Catalog搜索框中输入：INBUF，可以看到这里也提供了LVDS信号专用的IP Core。拖动到SmartDesign中进行连接或者在源文件中直接例化的方式调用INBUF Core： INBUF INBUF_0( // Inputs .PAD ( rst_n ), // Outputs .Y ( rst_n_Y ) );这两种方法都是一样的。添加完成之后，再进行管脚分配，可以看到rst_n已经是普通的INBUF类型了，可以进行普通管脚的分配，而且commit检查也是没有错误的。普通输入上全局网络如果布局布线器没有把我们要的信号上全局网络，如本工程的CLK信号，IDE自动生成的是INBUF类型，我们想让他变成CLKBUF，即全局网络，来获取最大的驱动能力和最小的延时。那么应该怎么办呢？这里同样要使用到一个IP Core，和INBUF类似，这个IP Core的名称是CLKBUF，同样是在Catalog目录中搜索：CLKBUF，可以看到有CLKBUF开头的很多Core，这里同样也提供了LVDS信号专用的IP Core。可以直接拖动Core到SmartDesign图形编辑窗口：或者是在源文件中以直接例化的方式调用： CLKBUF CLKBUF_0( // Inputs .PAD ( CLKA ), // Outputs .Y ( CLKA_Y ) );这两种方式都是一样的，添加完成之后，再进行管脚分配，可以看到CLKA已经是全局网络了，只能分配在全局管脚上。总结对于不同厂家的FPGA，让某个信号上全局网络的方法都不尽相同，如Xilinx的FPGA是通过BUFG Core来让信号上全局网络，而且还有带使能端的全局缓冲 BUFGCE ， BUFGMUX 的应用更为灵活，有2个输入，可通过选择端选择输出哪一个。所以，信号的全局缓冲设置要根据不同厂商Core的不同来使用。

嵌入式＆系统 FPGA&ASIC IP&SOC设计 # 嵌入式

刘航宇 3年前
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Microsemi Libero SOC使用示例—建立点灯工程摘要本文介绍了如何使用Microsemi Libero集成开发环境建立点灯工程，通过Verilog编写点灯模块，进行仿真验证，管脚分配，最后下载程序到FPGA芯片，实现LED闪烁。关键词：Microsemi, Libero SoC, FPGA开发, 点灯实验, Verilog嵌入式开发中的Hello World，点灯是再也基础不过的实验了，通过点灯实验，可以了解芯片GPIO的控制和开发环境IDE新建工程的流程，对于FPGA来说，每个IO口几乎一样，所以本篇文章主要学习一下如何基于Microsemi Libero集成开发环境建立一个示例工程，让一个LED以500ms的频率闪烁，以Microsemi SmartFusion系列FPGA——A2F200M3F为例，Microsemi其他系列FPGA芯片过程类似。准备工作软件准备：硬件准备：新建工程的主要步骤1.新建工程 2.添加设计文件 3.仿真验证 4.管脚分配 5.程序下载 Microsemi FPGA的Flash结构准备工作工欲利其事，必先利其器，充分的准备工作很有必要。软件准备： Microsemi Libero SoC集成开发环境，并已经成功注册，软件版本推荐V11.8或更高版本。硬件准备： Microsemi FPGA开发板，主控芯片A2F200M3F-PQ208，其他型号芯片类似。 Flash Pro 4或Flash Pro5下载器，用于给FPGA芯片下载程序和调试。新建工程的主要步骤新建工程，选择芯片型号等新建设计，使用Verilog编写点灯模块。仿真验证，对编写的点灯模块进行时序仿真，来验证是否满足设计需求。综合、管脚分配、布局、布线。生成程序文件，连接开发板，使用FlashPro下载程序到芯片内，观察现象是否和设计的一致。 1.新建工程和大多数IDE一样，选择Project -> New Project，新建一个工程。 image.png图片输入工程名称LED_Blink，选择工程存放的路径，工程名称和路径不要有中文字符和空格，选择源文件的类型Verilog或者VHDL。 image.png图片选择芯片型号，这里选择Microsemi SmartFusion系列下的A2F200M3F芯片，PQ208封装，把鼠标放在所选芯片上，可以查看芯片的详细参数：封装、速度等级、温度范围，内核电压、Flash ROM大小、用户IO数目、RAM大小、Flash ROM大小，ARM Cortex-M3 SoC的外设配置等详细的参数。图片选择IO的电平标准，不同的电平标准，高低电平的电压范围是不同的，这里选择默认的LVTTL。图片是否创建MSS模块，MSS里有PLL和ARM Cortex-M3的使用，以后用到PLL和ARM核时再添加，这里先不选择，以后需要也可以再创建。图片是否导入已经存在的HDL文件，如果已经有一些写好的模块，可以在这里直接导入。图片是否导入已经存在的管脚约束文件，这里选择不添加，我们会在后面通过图形化工具来指定管脚。图片到这里，工程就创建完成了，然后会在存储路径下生成一个和工程名称一样的文件夹，工程相关的所以文件都存放在这里。主要包括以下几个文件夹：图片具体每个文件夹存放的是什么文件，我们在以后的文章再详细介绍。以上的工程配置在创建完工程之后，也可以再次更改，可以通过Project->Project Setting查看或更改配置：图片或者通过点击如下图标来进入配置界面：图片弹出如下窗口，和新建工程是一样的，可以更改FPGA的型号，但只限于同一个系列内。 2.添加设计文件 Microsemi Libero开发环境支持HDL方式和SmarDesign方式来创建设计，HDL方式支持VerilogHDL和VHDL两种硬件描述语言，而SmartDesign方式和Xilinx的Schematic原理图方式是一样的，是通过图形化的方式来对各个模块之间的连接方式进行编辑，两种方式都可以完成设计。由于本实验功能简单，所以以使用Verilog文件为例。创建Verilog文件创建Verilog文件有多种方式，可以直接双击左侧菜单中的Create Design->Create HDL 图片或者点击File->New->HDL，这两种方式都可以创建一个Verilog设计文件，这里选择Verilog文件。图片输入模块名称：led_driver，不用添加.v后缀名，Libero软件会自动添加。源代码： module led_driver( //input input clk, //clk=2MHz input rst_n, //0=reset //output output reg led ); parameter T_500MS = 999999; //1M reg [31:0] cnt; always @ (posedge clk) begin if(!rst_n) cnt <= 32'b0; else if(cnt >= T_500MS) cnt <= 32'b0; else //cnt < T_500MS cnt <= cnt + 32'b1; end always @ (posedge clk) begin if(!rst_n) led <= 1'b1; else if(cnt >= T_500MS) led <= ~led; end endmodule可以看到，代码非常的简单，定义一个计数器，系统时钟为2MHz=500ns，500ms=1M个时钟周期，当计数到500ms时，LED翻转闪烁。 3.仿真验证编写完成，之后，点击对号进行语法检查，如果没有语法错误就可以进行时序仿真了。新建Testbench文件底部切换到Design Hierarchy选项卡，在led模块上右键选择Create Testbechch创建仿真文件，选择HDL格式。图片给创建的testbench文件名一般为模块名后加_tb，这里为：led_driver_tb，因为我们的板子外部晶体为2M，所以这里系统时钟周期为500ns，这个也可以在文件中更改。图片点击OK之后，可以看到，Libero软件已经为我们生成了一些基本代码，包括输入端口的定义，系统时钟的产生，输入信号的初始化等等。我们只需要再增加几行即可。 `timescale 1ns/100ps module led_driver_tb; parameter SYSCLK_PERIOD = 500;// 2MHZ reg SYSCLK; reg NSYSRESET; wire led; //add output reg initial begin SYSCLK = 1'b0; NSYSRESET = 1'b0; end initial begin #(SYSCLK_PERIOD * 10 ) NSYSRESET = 1'b0; //add system reset #(SYSCLK_PERIOD * 100 ) NSYSRESET = 1'b1; //add system set end always @(SYSCLK) //generate system clock #(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK; led_driver led_driver_0 ( // Inputs .clk(SYSCLK), .rst_n(NSYSRESET), // Outputs .led(led ) //add port // Inouts ); endmodule仿真代码也非常简单，输入信号初始化，NSYSRESET在10个时钟周期之后拉低，100个时钟周期之后拉高。使用ModelSim进行时序仿真仿真代码语法检查无误后，可以进行ModelSim自动仿真，在安装Libero时，已经默认安装了ModelSim仿真软件，并和Libero进行了关联。直接双击Simulate，Libero会自动打开ModelSim。图片可以看到输入输出信号，已经为我们添加好了：图片先点击复位按钮，复位系统，然后设置要运行的时间，由于设计的是500ms闪烁一次，这里我们先运行2s，即2000ms，在ModelSim中2秒已经算是很长的时间了，然后点击时间右边的运行按钮，耐心等待，停止之后就会看到led按500ms变化一次的波形了，如下图所示，可以再添加一个cnt信号到波形观察窗口，可以看到cnt周期性的变化。图片使用2个光标的精确测量，可以看出，led每隔500ms翻转一次，说明程序功能是正确的。 4.管脚分配与STM32等MCU不同，FPGA的引脚配置非常灵活，如STM32只有固定的几个引脚才能作为定时器PWM输出，而FPGA通过管脚分配可以设置任意一个IO口输出PWM，而且使用起来非常灵活，这也是FPGA和MCU的一个区别，当然其他的功能，如串口外设，SPI外设等等，都可以根据需要自己用HDL代码来实现，非常方便。时序仿真正常之后，就可以进行管脚分配了，即把模块的输入输出端口，真正的分配到芯片实际的引脚上，毕竟我们的代码是要运行在真正的芯片上的。打开引脚配置图形化界面双击Create/Edit I/O Attributes，打开图形化配置界面，在打开之前，Libero会先进行综合(Synthesize)、编译(Complie)，当都运行通过时，才会打开配置界面。图片分配管脚管脚可视化配置工具使用起来非常简单：引脚号指定、IO的电平标准，内部上下拉等等，非常直观。把时钟、复位、LED这些管脚分配到开发板原理图中对应的引脚，在分配完成之后，可以点击左上角的commit and check进行检查。图片在分配完成之后，为了以后方便查看已经分配的引脚，可以导出一个pdc引脚约束文件，选择Designer窗口下的File->Export->Constraint File，会导出一个led_driver.pdc文件，保存在工程目录下的constraint文件夹。图片一些特殊管脚的处理 SmartFusion系列的FPGA芯片，在分配个别引脚，如35-39、43-47这些引脚时，直接不能分配，这些引脚属于MSS_FIO特殊引脚，具体怎么配置为通用IO，可以查看下一篇文章。而新一代的SmartFusion 2系列的FPGA芯片则没有这种情况。 5.程序下载管脚分配完成之后，连接FlashPro下载器和开发板的JTAG接口，关闭Designer窗口，选择Program Device，耐心等待几分钟，如果连接正常，会在右侧输出编程信息：擦除、验证、编程等操作，下载完成之后，就会看到板子上的LED闪烁起来了。 Microsemi FPGA的Flash结构和Altera、Xilinx不同，Microsemi FPGA在下载程序时，并不是下载程序到SPI Flash，而是直接下载到FPGA内部的。目前，FPGA 市场占有率最高的两大公司Xilinx和Altera 生产的 FPGA 都是基于 SRAM 工艺的，需要在使用时外接一个片外存储器以保存程序。上电时，FPGA 将外部存储器中的数据读入片内 RAM，完成配置后，进入工作状态；掉电后 FPGA 恢复为白片，内部逻辑消失。这样 FPGA 不仅能反复使用，还无需专门的 FPGA编程器，只需通用的 EPROM、PROM 编程器即可。而Microsemi的SmartFusion、SmartFusion2、ProASICS3、ProASIC3E系列基于Flash结构，具备反复擦写和掉电后内容非易失性，因此基于Flash结构的FPGA同时具备了SRAM结构的灵活性和反熔丝结构的可靠性，这种技术是最近几年发展起来的新型FPGA实现工艺，目前实现的成本还偏高，没有得到大规模的应用。示例工程下载基于Libero V11.8.2.4的工程下载： LED_Blink.rar 下载地址：https://wcc-blog.oss-cn-beijing.aliyuncs.com/Libero/Libero-2/LED_Blink.rar 提取码：

嵌入式＆系统 FPGA&ASIC IP&SOC设计 # ASIC/FPGA # 嵌入式 # SOC设计

刘航宇 3年前
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FPGA&Matlab联合开发之滤波器模块（带通滤波器为例）摘要本文介绍了利用Matlab设计带通滤波器的步骤，包括设置滤波器参数、量化输入输出、生成Verilog代码，并通过Modelsim仿真验证设计正确性。关键词：FPGA, Matlab, 带通滤波器, FIR滤波器, Verilog在通信或者信号处理中，数字滤波器是非常重要的模块，前面有关博文中提到FIR滤波器的一步步Verilog设计，如https://ee.ac.cn/index.php/archives/511.html 本文以带通滤波器为例，利用Matlab进行高效开发目录 MATLAB生成低通滤波器设计步骤： Modelsim仿真上述文件 MATLAB生成低通滤波器设计步骤：（1）在MATLAB命令窗口中输入“filterDesigner”或“fdatool”出现如下对话框 image.png图片设置FIR滤波器为和需要的阶数滤波器，选择窗函数的类型为海明窗函数，海明窗函数可以得到旁瓣更小的效果，能量更加集中在主瓣中设置带通滤波器的上下截至频率分别为4MHz 和 5MHz （2）量化输入输出，点击工作栏左边的量化选项，即“set quantization parameters”选项，选择定点，设置输入字长为8，其他选择默认，如下图示： image.png图片（3）根据自己需求，细化一些配置。这里不难探索设置完成后，点击Targets中Generate HDL，选择生成Verilog 代码，设置路径，MATLAB即可生成设计好的滤波器Verilog HDL 代码以及测试文件： image.png图片（4）根据需求，配置输出.v文件的全局信号、测试文件，点击生成，生成后，Matlab主页面会提示.v生成的文件路径 Modelsim仿真上述文件 image.png图片可以看到输入信号在4MHZ~5MHZ备保留，设计无误。需要注意一点，一般Modelsim仿真输出波形都是离散的01信号，这里需要配置一下，在上图被选中的信号中，在左侧右键鼠标。右击,format,analog(automatic); 右击,radix,decimal; 这两个步骤完成之后，就出现上图模拟信号的效果

嵌入式＆系统 FPGA&ASIC 通信&信息处理软硬件算法 # ASIC/FPGA # 信号处理 # 硬件算法

刘航宇 3年前
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2022-10-16
UART串行接口设计及通信实现摘要本文介绍了UART串行接口的设计和通信实现，包括电气特性、数据格式、通信安全性和功能设计。通过分频模块、数码管显示、按键消抖动、串口发送和接收模块等实现数据传输和显示。关键词：UART, 串行接口, 通信实现, 串行数据格式, 串口发送接收通用异步收发传输器（Universal Asynchronous Receiver/Transmitter)，通常称作UART，是一种异步收发传输器。图片异步串行、接口原理分析串行通信电气特性通常，UART串行接口采用RS-232-C电气标准进行通信。RS-232-C是美国电子工业协会EIA（Electronic Industry Association）制定的一种串行物理接口标准。对于一般的通信，不需要掌握RS-232-C的所有信号的定义，只需要使用其中的2个信号TXD（数据发送）和RXD（数据接收），另外，参加通信的设备要将GND（地）要连到一起(共地)。数据线TxD和RxD的电平标准为: 逻辑1=-3V～-15V；逻辑0=+3～+15V RS-232-C标准规定的数据传输速率为9600、19200、115200等波特率。波特率是衡量资料传送速率的指标,表示每秒钟传送的符号数。如果波特率为9600，那么发送和接收数据都应该为9600bits/s。本节采用9600bit/s进行通信。图片 UART串行数据格式起始位（逻辑0 ）+数据位（本节为8位数据位）+奇偶校验位（本节为偶校验）+停止位（本节使用1位停止位）+空闲位（逻辑1）图片通信的安全性问题串行异步通信，发送方和接收方使用各自的时钟。例如从FPGA电路板和计算机之间的通信，因此，不能保证两者的时钟完全相同。为保证接收数据的准确性，因此需要用较高的采样率进行采样，本节采用16倍的采样率进行采样，简单的选取中间采样点的值作为接收的数据。如图采用16倍波特率的采样率执行采样，一个比特可采集16个点，选取中间点即从第一个采样点开始的第8或第9个采样点（笑脸附近上升沿）采集该位数据，在接收双方始终频率相差不大的情况下，能够正确的完成通信。图片功能设计和演示预计实现的功能（演示）：将拨码开关代表的数据发送到串口（8位）；从串口接收电脑发来的数据，以数码管显示（8位）。主模块设计 ⚫ 调用分频模块 ⚫ 调用数码管显示IP ⚫ 调用按键消抖动IP ⚫ 调用串口发送模块 ⚫ 调用串口接收模块 module v1( input clk, input [11:0] sw, input [3:0] btn,//行列键盘的输入 output [3:0] row,//行列键盘的行输出 output [7:0] seg, output [5:0] an, output [11:0] led, output txd, input rxd ); wire clk_ms,clk_20ms,clk_16x,clk_x; wire [3:0] btnout; wire [23:0] data_disp; wire data_ready; wire data_error; assign row[3:0]=1;//输出全部为高电平，本例程只用4个 divclk my_divclk(.clk(clk),.clk_ms(clk_ms),.btnclk(clk_20ms),.clk_16x(clk_16x),.clk_x(clk_x)); //调用分频模块 ip_disp_0 uut_disp(//调用显示IP .clk(clk), .rst(0), .dispdata({data_disp[11:0],sw[11:0]}), .seg(seg), .an(an) ); ip_ajxd_0 uut_ajxd(//调用按键消抖动IP .btn_clk(clk_20ms), .btn_in(btn), .btn_out(btnout) ); uart_tx (.clk_x(clk_x),.data_in(sw[7:0]),.btn(btnout),.txd(txd),.led(led)); //调用串口发送模块 uart_rx(.clk_16x(clk_16x),.rst(btnout[0]),.rxd(rxd),.data_disp(data_disp),.data_ready(data_rea dy),.data_error(data_error));//调用串口发送模块 endmodule图片串口发送程序设计图片串口接收程序设计图片图片

嵌入式＆系统通信&信息处理 # ASIC/FPGA

刘航宇 4年前
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2022-10-11
读懂史密斯圆图摘要史密斯圆图用于高频电路阻抗匹配，通过计算电容器、电感器参数和显示频率-阻抗特性。它将阻抗值表示为复数，并使用匹配点、等实部线和等虚部线进行匹配。软件如SmithV3.1可辅助进行阻抗匹配设计。关键词：Smith圆图, 阻抗匹配, 高频电路, 电容, 电感史密斯圆图能干啥用？史密斯圆图，就是做高频电路之间的阻抗匹配用的。所谓阻抗是电路对电的阻碍能力，它是个矢量，也就是说阻抗值是个复数。这里面既包括实部电阻成分一即与电力 "顶牛儿”的那部分阻力;也包括虚部电抗成分一就是把电力拉偏的那部分阻力。两者加一块,就叫阻抗。阻抗匹配，是电路之间连接的一-个基本要求，简单讲就是输入阻抗和输出阻抗大致相当，方向相反。如果阻抗不匹配呢?轻者电路工作效率低，重者.工作异常或直接烧毁。具体到高频电路来说，这些危害不仅都有，而且比数字电路、低频模拟电路上的危害要严重得多。那高频电路的阻抗匹配是啥标准呢?就是让输入端电阻和输出端电阻是纯阻性,而且最好等于509或752 。那原来阻抗不匹配，现在咋弄它就匹配了呢?就是在两个电路之间，接上电容、电感、传输线,微带线、变压器之类的东西。把阻抗值矫正到阻抗相等面来。史密斯圆图的主要用途，一是计算接到电路里的那些电容器、电感器的参数值的。二是用来显示某一电路的频率一阻抗特性的。史密斯圆图怎么用? 史密斯圆图，它相当于一个地图，它上面每一个点，都代表一个复数形式的阻抗值，而其圆心叫做匹配点，它代表了实部50om,虚部0om的理想阻抗，那就是我们要到达的地方。做阻抗匹配，就是规划一条从阻抗点走到匹配点的线路。然后呢?然后就是利用这些点位之间的差值做计算了。这个事儿我就不讲了。因为过去用纸本史密斯圆图才需要自己算，现在有很多专用软件能替我们做，不仅能算刚才我提到的那个匹配元件的电容量、电感量,还能算出谐振电路的Q值，驻波比，衰减量等等,这就用不着咱们算了，诸位知道这些概念是啥意思，就行了!至于具体怎么用史密斯圆图软件?怎么看这些数据?怎么评价匹配的效果?别着急，我们后边再聊。史密斯圆图第二节史密斯圆图该咋看? 简言之,是看一线、两弧和两圆。我们说过，史密斯圆图上的每个点，都有实部值和虚部值，那么图上的线,其实也只有两种，一是等实部线，二是等虚部线。读史密斯圆图，就是先沿等虚部线,找到实部值，再沿着等实部线找到虚部值。那么一线和两弧，都是等虚部线;两圆，是等实部线!接下来我们就从一线讲起，说说史密斯圆图的刻度划分刻度值线一一根特殊的等虚部线图片史密斯圆图被一条名为电阻线的蓝色横线分成上下两个半区，上半部分叫电感区，那里所有点的虛部值都为正;下半部分叫电容区，那里所有点的虚部值都为负。而电阻线本身的虚部阻抗值不正不负，他上面每一个点的阻抗值均为0欧。所以电阻线是一根特殊的虚部线，它是我们查找实部值的一把尺子。电阻线上有三个点，最左侧的叫短路点，他表示实部值0欧姆,虚部值也为0欧姆的情况;最右侧的叫断路点，他表示实部值无穷大，虚部值也为0欧姆的情况;而中间点,也就是圆心那是匹配点，那里的阻值是“标准阻值”，一般情况下他是50欧姆。“三点” 是史密斯圆图的基点，也是我们校正天线分析仪的起点，一定记住。归一化处理但是请注意!虽然电阻线是一把测量实部阻值的尺子，但是这把尺子上标的不一定是实部阻值。纸本的史密斯圆图标注的是阻抗值/标准阻值的比值，这叫归-化处理，这个值叫归-化阻抗值。下图中的小红字标的是阻抗值，而大红字标的是归一化阻抗值9。咱们先说图.上的大红字，那就是归一化之后的阻抗值。如果我们是在纸本史密斯圆图上标图，那第一步应该把阻抗值转换成归一化阻抗值。图片以标准阻抗50欧姆为例。我们要找100欧姆的实部值，就去电阻线上找归一化阻抗值为100欧姆/50欧姆=2的点，而图上显示"0.2" 归一化阻抗值的地方，其实际阻抗值就是0.2*50欧姆= 10欧姆,而匹配点的归一化阻抗值永远为1,这是归一化阻抗标注法的一个识别标志。为什么要用归一化阻抗值标注刻度呢?因为很多时候，我们不是要把电路匹配到50欧姆上,而是要匹配到75欧姆或者300欧姆等阻抗上。请看下图，这是75欧姆标准电阻时，史密斯原图上的情况，其中电阻线下方写的红字是阻抗值。电阻线上方的写的红字是归一化阻抗值。图片第二套刻度一一导纳值和归一化导纳值等电阻线是一把度量实部值的尺子，它有阻抗值和归一化阻抗值和两种标注方法,其实在电脑版史密斯圆图的等电阻线上，还有一套刻度。就是用大绿字标注的归一化导纳值和用小绿字标注的导纳值。有人想问导纳值是啥?导是电阻值的倒数,纳是电抗值的倒数，导纳加一块就是导纳值，它是阻抗值的倒数，导纳值的单位是西门子，写作“S"，1S等于= 1000mS。给导纳值做归一化，也就是将导纳值除以0.02S标准导纳值(0.02S, 其实就是1/50欧姆)。这两种标法的值，是等价的。图片例如，电阻线上25Ω那个点，它的导纳值为1/25Ω=0.04S，它的归一化导纳值就是0.04S/0.02S为=2。导纳值既然和阻抗值完全等价，用法也一样，那我们要这个玩意做啥呢?简单讲，我们在标注初始阻抗点时，要根据红色的阻抗值坐标系做，而在做阻抗匹配时，则要用到绿色的导纳值坐标系。两圆两弧---等实部圆和等虚部弧图片两圆---两种等实部线讲特殊的电阻线--也就是0欧姆等虚部线之后，我们看看与电阻线相切的那些圆形。这些圆圈都是等实部线，那上面每一条线的实部值都相等。其中红色的圆圈都叫阻抗圆，而绿色的圆圈都叫导纳圆，我们在电阻线.上找到实部阻抗值或者实部导纳值之后，就要沿着阻抗圆或者电纳圆去找虚部值。其中电阻线以上的点是正值，代表阻抗点的虚部值呈现感性，电阻线以下的点是负值，代表阻抗点的虚部值呈现容性。和看电阻线的规矩一-样,我们在标注初始阻抗值时只看红色的。两弧---两种等虚部线那么虚部值到那去查?从断路点发出，向史密斯圆图边界放射的红线叫等电抗弧;而从短路点发出，向史密斯圆图边界反射的绿线都叫等电纳弧9。这些都是等虚部线，我们找到实部值后，就是沿着实部线9到找到特定值的等虚部线,那虚部线的值标哪儿了呢，在史密斯圆图的外边界上。和刚才-个规矩，我们标初始阻抗值时是根据红色数字做的。总结一下，到底怎么读图? 总结一下，到底怎么读图? 第一步,用阻抗值除以标准电阻，得到归一化实部阻抗值和归一化虚部阻抗值。第二步，在等电阻线上,找到归一化实部阻抗值对应的阻抗圆。第三步，沿着阻抗圆，向上或向下旋转，找与归一化虚部阻抗值对应的等电抗弧。第四步,做个记号，就算OK。举个栗子~! 1002-j50Ω滴点在哪儿? 第一步，计算归一化实部阻抗值为100Ω/50Ω=2;归一化虚部阻抗值为-50Ω/50Ω=-1。第二步,在等电阻线上,找到归一化阻抗值为2的阻抗圆。第三步，沿着归一化阻抗值为2的阻抗圆下旋，转到-1 那个电抗弧上。第四步，做个记号!我标的是X。图片那如果图.上标的是阻抗值呢? 如果是在电脑上识图，图上直接标注的阻抗值，那就更方便了，实部阻抗值标在阻抗圆上，虚部阻抗值写在电抗弧末端。我们标图的时候，不用换算，先根据实部阻抗值找到对应的阻抗圆，再沿着阻抗圆去查对应虚部阻抗值的电抗弧，然后做个记号，就OK啦~ 例如: 我要查100Ω+j50Ω的点，先找到100Ω阻抗圆，然后沿着它的轨迹上旋，到达虚部值为502的地方，然后做个标记，就是Y点。归一化导纳值呢? 简单讲，导纳值坐标系和阻抗值的查法、标注方法完全一样。第一步，用导纳值除以标准导纳值，得到归一化导纳值, 第二步，在等电阻线上,找到归一化实部导纳值对应的那个导纳圆。第三步，沿着导纳圆向上或向下旋转，找与归一化虚部导纳值对应的等电纳弧。第四步，做个记号，就算OK。再举个栗子 0.04S+j0.02S的点在哪儿? 第一步，计算归一化实部导纳值为0.04S/0.02S=2;归一化虚部导纳值为0.02S/0.02S=1. 第二步，在等电阻线上,找到归一化导纳值为2的导纳圆。第三步，沿着归一化导纳值为2的导纳圆上旋，转到导纳值为1的那个电纳弧上。第四步，做个记号!即Z。那如果图上标的是导纳值呢? 那也简单，先根据实部导纳值找到对应的导纳圆，再沿着导纳圆去查对应虚部导纳值的电纳弧，然后做个记号，就OK啦~. 例如: 我要查0.04S-j0.02S的点，先找到0.04S导纳圆，然后沿着它的轨迹下旋，到达虚部值为-0.02S的地方，然后做个标记，那就是S点。好了~!关于怎么查史密斯圆图的事儿，我讲完了，接下来请大家做点练习，看看是否理解了。下一次我们学习如何用史密斯圆图做阻抗匹配。读图练习第一题，1点的阻抗值为50Ω+j50N,请问1点在图上什么位置? 第二题，2点的归一化阻抗值为0.5+j0.5，请问2点在图.上什么位置? 第三题，3点导纳值为0.04S-j0.02S,请问3点在图上什么位置? 第四题，4点归一化导纳值为0.5-j0.2,请问4点在图上什么位置? 请把上图打印出来，试着标一下，然后再看文末那个答案。答案图片史密斯圆图第三节怎么用史密斯圆图软件做阻抗匹配史密斯圆图软件做阻抗匹配有六句口诀:先设参数，后选起点，下容上感，左并右串，顺着圆走,往圆心转。 smithV3.1软件的界面，然后按着口诀顺序，一点点说。然后举个设计例子，最后讲讲注意事项。软件界面简介打开SmithV3.1,首先看到左侧-一个有个史密斯圆图，那是我们的操作区域。这里我要着重强调一下，电脑软件上标的都是实际阻抗值，而不是归一化阻抗值，所以我们做阻抗匹配的时候不用换算数据了，但是要在匹配之前设置好频率值和标准电阻值，否则做出来的数据会和现实完全对不上的。图片右侧有几个重要窗口，最顶上的是Schematic窗口，当我们在左侧史密斯圆图上用鼠标做匹配的时候,这个窗口里会显示相应的电路图，比如我图.上画的这个匹配路径对应到电路上,就是先双联13.9p电容，再并联23.4nH电感。图片下方这个Cursor窗口也很重要哦。它里面标注的是光标所在点的具体参数,这其中最重要的当然是VSWR驻波比、和Z阻抗值, Zo标准电阻值， Freq频率值。这其中后两项参数是需要我们在做匹配之前要手工输入的。先设参数，再选起点，先设参数:就是要设置工作频率和标准阻抗这两个值。再选起点:就是要把阻抗点的具体位置设到史密斯圆图.上。我们点击图片这个图标，然后在图片这个页面的左下角General这输入标准阻抗值50Ω，在datapoint那儿输入工作频率，默认设置是500MHz。图片然后我们点击图片按钮，软件都会弹出这个窗口。图片我们在这选中impedance (Ω)，并在下面两个空里填写阻抗点的实部阻抗值和虚部阻抗值，这就样就设好起点了. 然后呢?然后就该我们添加元件了。下容上感，左并右串我们点击工具栏的这个部分，就可以在阻抗点上连接电容或电感了。图片怎么接线呢？这有两句口诀：下容上感，左并右串。那我们参照下图看一看。图片 ”下容上感”，是说史密斯圆图的电阻线上方是电感区，下方是电容区，因此呢，我们要往下移动阻抗点，就得接电容;要往上移动阻抗点，就得接电感。那具体是串电容还是并电容,又或者是串电感还是并电感呢?我们来看下一-句左并右串。 “左并右串”，是说如果我们要沿着左侧这组蓝色的导纳圆移动阻抗点，就点击“并联元件”，也就是点工具栏上这两个按钮图片；如果我们要沿着右侧这组红色的阻抗圆移动阻抗点，就点击“串联元件”，就点工具栏上的这两个按钮图片顺着圆走，往圆心转那我们究竟怎么走到标准阻抗点呢?那第五句和第六句说的问题。所谓“顺着圆走”，是说顺着右侧的50阻抗圆或顺着左侧那个20mS导纳圆走，为什么呢?因为这两个圆都与匹配点相切，所以无论我们走什么路径去匹配点，都得经过其中-一个圆，而“往圆心转”是说我们无论沿着.上面哪条弧线旋转，最终都是往史密斯圆图的中心旋转。等我们把阻抗点挪到自己认为合适的位置后，右侧Schemat窗口里也就画出来了我们的阻抗匹配电路。一个栗子某功率放大器的要放大100M信号，其输入阻抗值为252+j352,而信号源阻抗为50Q,现在要在两者之间接一个匹配电路,为此我要如此操作。先设参数:我们点击图片这个图标，然后在图片这个页面的左下角General这输入标准阻抗值50Ω，在Datapoint那儿输入工作频率100MHz。然后点ok按钮。图片再选起点：我们点击图片按钮，软件都会弹出这个窗口图片我们在这选中impedance,然后在下面的两个空里填入实部值25欧姆、虚部值+35欧姆,点ok就行了。这时候我们发现，史密斯圆图上会出现一个方形坐标点DP1. 图片下容上感，左并右串。顺着圆走,往圆心转那接下来，我们就要通过连接元件，改变阻抗点的阻抗了。由于DP1位于史密斯圆图的电感区，所以我们要让他往下转，那旋转是有很多路径，我们先说最简单的，从DP1直接转到20mS导纳圆上,在顺着20mS导纳圆上继续下旋到圆心。当然这是我们的设想，实际不一定能实现，我们就先以此为目标，试试看吧。那由于我是要向下移动阻抗点，也就是向电容区移动阻抗点，所以我要连接电容。由于我是沿着右侧的25欧姆阻抗线向下移动，左并右串，所以我应该选串联电容,也就是点图片我们点了串联电容按钮之后，会发现光标不能自由移动了，它只能是沿着红色的25欧姆阻抗圆移动，这就是smithV3.1软件的便利之处,他能防止我们走错路。那我们按软件限定的路线,沿着25欧姆阻抗圆下旋，发现有两次机会转到20mS导纳线上,我选哪一次呢?我们设想中是选第一次机会，但是我看到右侧Schenatic窗口里，要添加的串联电容是155pf就改主意了，因为这是个非标容量，说白了我让谁买也买不来这型号的电容。于是我继续沿着25欧姆阻抗圆向下旋转，到第二个交汇点去碰碰运气。那我到达25欧姆阻抗线与20mS导纳线第二次相交的地方一看，发现右侧Schenatic窗口里显示的是串联的是26p电容，这个参数与27p极为接近，那这容量的电容有地方买，所以我就在这儿点下鼠标左键，图片上就出现了DP2点。那接下来，我是要由DP2沿着20mS导纳圆上旋对吧?因为下容上感，所以我们要接电感，因为左并右串，我们要沿着左侧圆走，所以要并联电感，那我们点图片和第一步一样,我们还是要沿着电脑规划的线路边走边看，走到圆心时，我们发现右侧Schemat窗口里，显示的电感值是80nH左右，这个电感没啥制作难度，所以我就再次点击鼠标左键，史密斯圆图中心附近就会多出来一个DP3。也就是路径4这个图。图片那我们到了这个DP3又意味着什么呢?我们别挪动光标，我们把鼠标停在DP3上，把视线挪到Cursor这个小窗上，在这我们会看到Q值0.005， VSWR1.03等参数。显然，VSWR约等于1,是个很好的结果，实际小信号的SWR匹配到1 .5就以很好了。而大功率的通讯设备，需要尽量往小了做，做到1.2以下。两个问题首先，我们还可以有别的匹配路径么?当然可以，条条大路通罗马。刚才我们走的路径是先串后并，用了一一个电容一个电感，走20mS导纳圆到的中点，也就是图上的路径1。那如果我们改走右边的509阻抗圆行么?行啊，完全可以。我们可以先并联16pf电容,再串联51pf电容。这就是路径2。那还有别的路可走么?有啊，比如我们可以选用阻抗匹配变压器，也就是先串联47pf电容，下旋到电阻线，再使用1:1 .4的阻抗变压器，沿着等Q值弧线(也就是从短路点、断路点之间的蓝色弧线,参见文末的图例)向右移动到圆心，这就是路径39。那还有别的么?有啊，我们还可以接电阻，走等虚部弧。比如我们可以走路径4，即先串联电阻，从DP1进到右边50Q阻抗圆.上,然后再串电容沿着50Q阻抗圆继续下旋，这也是可以的。只不过要注意两个问题，第- -点, 我们接电阻走等虚部线的时候，虽然匹配上了，但是会增加电路损耗的。第二点，由于现实中可没有合用的负阻元件卖，所以我们做匹配时绝不能沿着等虚部线退着走，也就是说不能接负阻器件，这- -点smith3.1软件考虑到了，他会限制我们那么做，但是其他软件或纸本的史密斯圆图就得注意这问题。图片其次，如果我们做匹配时转不到史密斯圆图的正中心(不太可能)，或者实际制作中对不到史密斯圆图中心(很常见)，那又意味着什么? 请看下图，图上这些棕色圆圈是等VSWR圆,也就是等驻波比圆，这个驻波比圆的特点是越靠近圆心，驻波比越小，比如圆心那- -点是1.也就是说输入端送出进去多少信号，负载端就吸收多少信号，能量一点没糟践;驻波比1.5，意味着有4%的功率撞到输出端又撞回输入端了。驻波比29,就意味着有11%的能量撞回去了。通常来说，小信号阻抗匹配电路对驻波比要求比较低，达到1.5就算良好匹配了。如果体积有限制，还可以进一步放宽一些。但是如果是强信号，电台天线那种场合,SWR控制的就比较严格了，大功率电台,通信基站要控制在1.2以内。图片

嵌入式＆系统 # 天线设计 # 电子线路

刘航宇 4年前
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高速电路系统-传输线阻抗匹配摘要本文介绍了高速电路系统中传输线阻抗匹配的重要性，包括反射系数、信号反射分析、阻抗匹配设计及调试方法，旨在提高信号传输效率和电路性能。关键词：高速电路系统, 传输线阻抗匹配, 信号反射分析, 阻抗匹配设计, 调试办法目录传输线反射系数信号反射分析信号阻抗匹配设计调试办法传输线反射系数 ●当传输线的传播的信号到达某个阻抗不连续点时，信号会发生反射， ●就像水流通过不同口径的管道接口时，水面产生波动一样。 ●根据反射电压和入射电压的比值，可以定义传输线上的反射系数。 $\Gamma=\frac{V_{r e f}}{V_{i n c}}=\frac{R_L-Z_0}{R_L+Z_0}$ 信号反射分析图片在信号跳变的瞬间，源端和负载端的电压变化信号阻抗匹配设计图片优点：RS无需电源，低功耗，对于驱动高容性负载起到限流作用，有效的避免了一些噪声。缺点：信号源加电阻占空间，对扇出不好。图片（C)优点RC隔直流，消除直流损耗。电容有充电时间，RC饱和时间大于2倍传输线延迟，也就是源端发射信号到RC电路之前没有饱和。调试办法图片在射频电路中进行阻抗匹配测试时，可按照如下步骤进行射频匹配网络调试： 1：校准矢量网络分析仪 2：用矢网测量开口线，保存S1P文件。在ADS中新建工程，按照如下原理图，插入开口线的S1P文件，使用ADS调谐调整微带线的长度，使开口线位于smith圆图的最右边使其处于开路状态，更新原理图参数。图片 3：测量前级的输出阻抗将开口线焊接在焊点1的位置，利用矢网测量出前级网络的输出阻抗，保存S1P文件，利用上面抵消开口线参数影响后更新后ADS原理图，插入前级网络S1P文件，在ADS里读出对应频率点的阻抗Z1 4：测量下级的输出阻抗将开口线焊接在焊点2的位置，利用矢网测量出后级网络的输出阻抗，保存S1P文件，利用上面抵消开口线参数影响后更新后ADS原理图，插入后级网络S1P文件，在ADS里读出对应频率点的阻抗Z2 5：利用ADS的Smith Chart Utility 进行阻抗匹配图片将前级网络的输出阻抗Z1取共轭，负载网络的输入阻抗为Z2，代入到Utility进行阻抗匹配，最后将匹配后的元件值焊接到板子上进行测试

嵌入式＆系统通信&信息处理

刘航宇 4年前
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2022-04-20
HAL库开发stm32 DHT11传感器摘要本文介绍了如何使用HAL库开发stm32微控制器与DHT11传感器进行数据交互。文章详细说明了初始化、读取数据以及错误处理的过程，并提供了相应的代码示例。关键词：HAL库, STM32, DHT11传感器, 传感器数据读取, 温湿度采集目录现象 dht11.h dht11.c main.c添加 PB1引脚设置output即可，不想用PB1，修改引脚办法，修改dht11.c文件中的所有端口和引脚现象图片 dht11.h #ifndef __HT11_H_ #define __HT11_H_ #include "main.h" #include "stm32f1xx_hal.h" //函数原型 //void delay_us(uint8_t); //微妙延时函数，启用了一个定时器。因为DHT11通讯过程涉及微妙延时 void GPIO_Input(void); //GPIO 状态转变的函数 CUBEMX默认的GPIO初始化我只开启了相关总线的使能 //把GPIO状态（输入输出）封装成了两个函数 void GPIO_Output(void); void DHT11_Rst(void); //主机开始采集的信号 uint8_t DHT11_Check(void); //检查DHT是否回应 uint8_t DHT11_Init(void); //初始化函数 uint8_t DHT11_ReadBit(void); //读取一位 uint8_t DHT11_ReadByte(void); //读取一个字节 uint8_t DHT11_ReadData(uint8_t *); //读取数据（40个位） #endif dht11.c #include "dht11.h" #define CPU_FREQUENCY_MHZ 72 // CPU主频，根据实际进行修改 static void delay_us(uint32_t delay) { int last, curr, val; int temp; while (delay != 0) { temp = delay > 900 ? 900 : delay; last = SysTick->VAL; curr = last - CPU_FREQUENCY_MHZ * temp; if (curr >= 0) { do { val = SysTick->VAL; } while ((val < last) && (val >= curr)); } else { curr += CPU_FREQUENCY_MHZ * 1000; do { val = SysTick->VAL; } while ((val <= last) || (val > curr)); } delay -= temp; } } void GPIO_Input(void) { GPIO_InitTypeDef GPIO_InitStruct = {0}; /*Configure GPIO pin : PB1 */ GPIO_InitStruct.Pin = GPIO_PIN_1; GPIO_InitStruct.Mode = GPIO_MODE_INPUT; GPIO_InitStruct.Pull = GPIO_PULLUP; HAL_GPIO_Init(GPIOB, &GPIO_InitStruct); } void GPIO_Output(void) { GPIO_InitTypeDef GPIO_InitStruct = {0}; /*Configure GPIO pin : PB1 */ GPIO_InitStruct.Pin = GPIO_PIN_1; GPIO_InitStruct.Mode = GPIO_MODE_OUTPUT_PP; GPIO_InitStruct.Pull = GPIO_NOPULL; GPIO_InitStruct.Speed = GPIO_SPEED_FREQ_LOW; HAL_GPIO_Init(GPIOB, &GPIO_InitStruct); } void DHT11_Rst(void) //主机开始信号 { GPIO_Output(); HAL_GPIO_WritePin(GPIOB,GPIO_PIN_1,GPIO_PIN_RESET); HAL_Delay(20); HAL_GPIO_WritePin(GPIOB,GPIO_PIN_1,GPIO_PIN_SET); delay_us(30); } uint8_t DHT11_Check(void) { uint8_t retry = 0; GPIO_Input(); while(HAL_GPIO_ReadPin(GPIOB,GPIO_PIN_1) && retry <100) //等待回应拉位低电平 { retry++; delay_us(1); } if(retry >= 100)return 1;else retry = 0; //当变量值大于100 返回1 说明无响应返回 0 则为正确响应 while(!HAL_GPIO_ReadPin(GPIOB,GPIO_PIN_1) && retry <100) //等待变为高电平 { retry++; delay_us(1); } if(retry >= 100)return 1; return 0; } uint8_t DHT11_Init(void) { DHT11_Rst(); return DHT11_Check(); } uint8_t DHT11_ReadBit(void) //读取一个位 { uint8_t retry = 0; while(HAL_GPIO_ReadPin(GPIOB,GPIO_PIN_1) && retry <100) //等待变为低电平 { retry++; delay_us(1); } retry = 0; while(!HAL_GPIO_ReadPin(GPIOB,GPIO_PIN_1) && retry <100) //等待变为高电平 { retry++; delay_us(1); } delay_us(40); //40us 后如果为低电平数据为0 高电平数据为1 if(HAL_GPIO_ReadPin(GPIOB,GPIO_PIN_1))return 1;else return 0; } uint8_t DHT11_ReadByte(void) //读取一个字节返回值位采集值 { uint8_t i,dat; dat = 0; for(i = 0;i < 8;i++) { dat <<= 1; //数据左移一位 dat |= DHT11_ReadBit(); //每读取到一个位放到dat的最后一位 } return dat; } uint8_t DHT11_ReadData(uint8_t *h) { uint8_t buf[5]; uint8_t i; DHT11_Rst(); if(DHT11_Check() == 0){ for(i = 0;i < 5;i++) { buf[i] = DHT11_ReadByte(); } if(buf[0] + buf[1] + buf[2] + buf[3] == buf[4]) { *h = buf[0]; h++; *h = buf[2]; } }else return 1; return 0; } main.c添加 //你自己要完成OLED显示出温度湿度哈，这个我就不写代码了，不然真的是再喂饭了呜呜 #include "dht11.h" //引入头文件 #include "stdio.h" uint8_t data[2]; //定义一个数据数组 uint8_t buff1[]="dht11 ok\r\n"; uint8_t buff2[]="dht11 error"; uint8_t str_buff[64]; //int main 死循环外面 if(DHT11_Init() == 0) { //这里显示了“温度”“湿度等字符” HAL_UART_Transmit(&huart1,buff1,sizeof(buff1),10000); } else{ //OLED_ShowStr(0,0,"DHT11 error!",1); HAL_UART_Transmit(&huart1,buff2,sizeof(buff2),10000); } HAL_Delay(1000); while (1) { if(DHT11_ReadData(data) == 0) { //显示相关数据 sprintf((char *)str_buff,"温度%d%d;湿度%d%d\r\n",data[0] /10 ,data[0] %10,data[1] /10,data[1] /10); HAL_UART_Transmit(&huart1,str_buff,sizeof(str_buff),10000); } HAL_Delay(1000); //DHT11每次采集一定要间隔1s //你自己要完成OLED显示出温度湿度哈，这个我就不写代码了，不然真的是再喂饭了呜呜！ }

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刘航宇 4年前
0 1,273 18
2022-04-12
【视频课程】STM32系统开发与protues仿真快速入门课摘要本课程为STM32系统开发与protues仿真快速入门，涵盖GPIO、中断、定时器、AD/DA、传感器、串口通信等，由浅入深，条理清晰，适合初学者。关键词：STM32, Protues仿真, 系统开发, GPIO, 传感器STM32系统开发与protues仿真快速入门课，上课层次分明，包含gpio与按键开发，中断，定时器，AD/DA转化，传感器，串口通信，远程通信技术，OLED液晶显示等等，由间到难，条理清晰。如果视频失效，请关注我的哔哩哔哩账号可以免费观看目录 GPIO&键盘扫描定时器&OLED 串口&TIM+串口传感器基础&OLED动态显示传感器原理&ADC基础 OLED动态显示解决1us实现办法远程通信&结语串口调试工具综合视频 GPIO&键盘扫描定时器&OLED 串口&TIM+串口传感器基础&OLED动态显示传感器原理&ADC基础 OLED动态显示本节OLED配置允许不设置PB12-P15 output,直接基本三步后可以创建工程文件解决1us实现办法关于传感器代码移植，可以下载网上开源的驱动文件xx.h和xx.c文件，类似OLED驱动文件一样分别添加到工程文件夹中的Inc和Src中，最后用keill5打开用ADD进行文件添加！此处忘了可以回放第二节课OLED课 delay_ms实现 static inline void delay_ms(uint32_t delay) { HAL_Delay(delay); }delay_us实现 #define CPU_FREQUENCY_MHZ 72 // CPU主频，根据实际进行修改 static void delay_us(uint32_t delay) { int last, curr, val; int temp; while (delay != 0) { temp = delay > 900 ? 900 : delay; last = SysTick->VAL; curr = last - CPU_FREQUENCY_MHZ * temp; if (curr >= 0) { do { val = SysTick->VAL; } while ((val < last) && (val >= curr)); } else { curr += CPU_FREQUENCY_MHZ * 1000; do { val = SysTick->VAL; } while ((val <= last) || (val > curr)); } delay -= temp; } } 远程通信&结语串口调试工具串口调试助手下载地址：https://wwu.lanzoub.com/i1y1g03gtifc 提取码：综合视频

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刘航宇 4年前
0 1,688 15
西北大学数字电子技术个人考研笔记摘要西北大学数字电子技术考研笔记，包含历年真题及个人学习心得，供考研学子参考。关键词：西北大学, 数字电子技术, 考研笔记, 历年真题, 843, 849西北大学843、849历年真题下载地址：https://wwaqw.lanzoue.com/i2nMY2g3qh4j 提取码：警告若个人或辅导机构擅自复制本文直接或间接盈利、请向我举报，举报方式见下面，本人以著作权法追查！本站域名由sciarm.com更变为ee.ac.cn 和下文页面中信息不冲突举报方式 1.邮箱hyliu@ee.ac.cn 2.点击博客中留言或私聊都可

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刘航宇 4年前
0 1,756 21
2022-04-07
西北大学模拟电子技术个人考研笔记摘要西北大学模拟电子技术考研笔记分享，包含历年真题及个人学习笔记，供考研学子参考。关键词：西北大学, 模拟电子技术, 考研笔记, 历年真题, 843, 849西北大学843、849历年真题下载地址：https://wwaqw.lanzoue.com/i2nMY2g3qh4j 提取码：警告若个人或辅导机构擅自复制本文直接或间接盈利、请向我举报，举报方式见下面，本人以著作权法追查到底！同时核查该机构/个人是否有非法出书情况、是否有出版权与书号，一并交于公安机关追查！本站域名由sciarm.com更变为ee.ac.cn 和下文页面中信息不冲突举报方式-请携带证据举报 1.邮箱hyliu@ee.ac.cn 2.点击博客中留言或私聊都可

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刘航宇 4年前
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关于作者：刘航宇，FPGA工程师，西北大学电子系硕士，有多年西北大学电子通信考研辅导和FPGA与嵌入式项目指导经验

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