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📡电子&通信(共112篇)

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2023-07-19
嵌入式软件-基于C语言小端转大端意义题目示例解答1.char指针，按字节替换 2.利用union联合体共用内存空间特性，使用char数组来改变 3. 使用按位与运算保留以获取每个字节，然后按位左移到正确位置并拼接 4. 使用预定义好的宏函数意义大端小端转化对嵌入式系统有意义，因为不同的处理器或者通信协议可能采用不同的字节序来存储或者传输数据。字节序是指一个多字节数据在内存中的存放顺序，它有两种主要的形式：大端：最高有效位（MSB）存放在最低的内存地址，最低有效位（LSB）存放在最高的内存地址。小端：最低有效位（LSB）存放在最低的内存地址，最高有效位（MSB）存放在最高的内存地址。例如，一个32位的整数0x12345678，在大端系统中，它的内存布局是： pC703EF.png图片而在小端系统中，它的内存布局是： pC70G4J.png图片如果一个嵌入式系统需要和不同字节序的设备或者网络进行交互，就需要进行字节序的转换，否则会导致数据错误或者通信失败。例如，TCP/IP协议族中的所有层都采用大端字节序来表示数据包头中的16位或32位的值，如IP地址、包长、校验和等。如果一个嵌入式系统使用小端字节序的处理器，并且想要建立一个TCP连接，就需要将IP地址等信息从小端转换为大端再发送出去，否则对方无法正确解析。题目输入一个数字n，假设它是以小端模式保存在机器的，请将其转换为大端方式保存时的值。示例输入：1 返回值：16777216 解答 1.char指针，按字节替换 /* * @param n int整型 * @return int整型 */ int convert(int n ) { // write code here int tmp = 0x00000000; //开辟新的int空间用于接收转化结果 unsigned char *p = &tmp, *q = &n; p[0] = q[3]; p[1] = q[2]; p[2] = q[1]; p[3] = q[0]; return tmp; }2.利用union联合体共用内存空间特性，使用char数组来改变 /** * 代码中的类名、方法名、参数名已经指定，请勿修改，直接返回方法规定的值即可 * * * @param n int整型 * @return int整型 */ typedef union { int i; unsigned char c[4] } inc_u; int convert(int n ) { // write code here inc_u x; //这里也可以用新开辟空间进行置换 x.i = n; //利用按位异或运算可叠加、可还原性 x.c[0] ^= x.c[3], x.c[3] ^= x.c[0], x.c[0] ^= x.c[3]; //首尾两字节对调 x.c[1] ^= x.c[2], x.c[2] ^= x.c[1], x.c[1] ^= x.c[2]; //中间两字节对调 return x.i; /* 按位<<到正确位置，并用|拼装 return (x.c[0]<<24)|(x.c[1]<<16)|(x.c[2]<<8)|x.c[3]; */ }3. 使用按位与运算保留以获取每个字节，然后按位左移到正确位置并拼接 /** * 代码中的类名、方法名、参数名已经指定，请勿修改，直接返回方法规定的值即可 * * * @param n int整型 * @return int整型 */ int convert(int n ) { // write code here return (((n & 0xff000000)>>24) | ((n & 0x00ff0000)>>8 ) | ((n & 0x0000ff00)<<8 ) | ((n & 0x000000ff)<<24); //按位与时，遇0清零，遇1保留 ); }4. 使用预定义好的宏函数本条方法参考 https://www.codeproject.com/Articles/4804/Basic-concepts-on-Endianness 文中提到网络上常用的套接字接口（socket API）指定了一种称为网络字节顺序的标准字节顺序，这个顺序其实就是大端模式；而当时，同时代的 x86 系列主机反而是小端模式。所以就促使产生了如： ntohs() convert Network order TO Host order in Short (16 bit 大转小); ntohl() convert Network order TO Host order in Long (32 bit 大转小); htons() convert Host order TO Network order in Short (16 bit 小转大); htonl() convert Host order TO Network order in Long (32 bit 小转大). 所以我们这里使用 32 bit 小转大的 htonl() 宏函数来解决这个问题。 /** * 代码中的类名、方法名、参数名已经指定，请勿修改，直接返回方法规定的值即可 * * * @param n int整型 * @return int整型 */ int convert(int n ) { // write code here return htonl(n); ); }

嵌入式＆系统编程&脚本笔记 # 嵌入式 # C/C++

刘航宇 2年前
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2023-07-13
反向散射理论与ADG902电路实现后向散射通信技术，是在天线对信号散射的基础上，采用标签后向散射的方式，通过改变发射端标签的反射系数来实现后向散射通信。无线电波在传输过程中，当通过不同介质时，因为介质阻抗的差异性，会产生反射作用，根据介质材料和阻抗的不同，会产生不同的反射量。因此通过调节天线端口的阻抗匹配度，入射的无线电波就可以产生不同反射量，导致入射信号和反射信号的差异性，也就是反射系数 Γ 。具体表示如下： $$\Gamma=\frac{Z_L-Z_0}{Z_L+Z_0}$$ 式中 Z0表示天线端的特征阻抗，一般是 50 Ω，ZL表示标签端口的输入阻抗，Γ表示入射信号振幅和反射信号振幅的复数比。当Γ=0 时，阻抗匹配，入射信号全部传递，无反射信号的产生；Γ = 1时，标签端的输入阻抗为开路，阻抗失配，入射信号被全部反射，产生幅值相同相位相同的反射信号；Γ = −1时，标签端的输入阻抗为短路状态，阻抗失配，入射信号被全部反射，产生幅值相同相位相反的反射信号。因此，通过改变标签的输入阻抗，产生不同的反射系数，就可以控制无线电波的入射和反射，实现有效信号的传递，这也就是后向散射通信的基本原理。为了实现上述后向散射通信，还需要加载天线端口的控制，结构如下图。通过射频开关来控制两个不同的负载阻抗与天线端口的连接，实现阻抗的匹配和失调，完成信号的入射和反射。当开关在负载 Z1和 Z2间转化时，由于负载阻抗的不同，载波信号在天线端的反射比例也不同，因此就产生了不同的调制载波。在实际通信中，为了达到最优传输质量，通常要使反射信号的差异最大，对应完全反射和完全吸收两种形式。对调制后的反射信号进行解调处理后，就可以得到所传递的基带信号，完成后向散射的通信。采用负载 50 Ω 的完全吸收和负载短路的完全反射两种信号传输差异，来实现后向散射的信息传输。图片使用后向散射开关 ADG 902 来实现基带信号对天线状态的控制，ADG 902 电路结构如图 4.12 所示。将数字基带信号的接入 ADG 902 的 CTRL 端，通过数字基带信号的“0”、“1”来控制 ADG 902 的关断和闭合，RF2 端连接射频天线。通过 ADG 902 中开关的关断，来控制天线对外界调制载波的反射和吸收。注意：RF1接天线，RF2接地也可以，这里读者可自行证明图片当逻辑电平 CTRL=0时，S1关断，S2闭合，此时天线接收端口接地，由式可得，Z=0，T=1，载波信号被完全反射；当逻辑电平 CTRL=1 时，S1 闭合，S2 关断，此时天线接收端匹配，载波被完全吸收。

通信&信息处理 # 通信&射频 # 物联网

刘航宇 2年前
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Libero SOC Debug教程-片上逻辑分析仪IDENTIFY FPGA在线调试关于MICROSEMI片上逻辑分析仪 FPGA片上逻辑分析仪原理预期效果 0.准备一个创建好的LIBERO工程 1.新建IDENTIFY工程，并添加想要监测的信号 2.管脚分配，编译下载 3.设置触发类型 4.IICE逻辑分析仪核资源占用参考： FPGA在线调试对于嵌入式系统来说，如单片机，进行硬件级程序调试时，通常采用的是JLink/ST-Link调试器，在线调试的方式来获取程序实时运行的状态，可以观察程序运行流程、各种变量的值、中断的触发情况，还可以设置断点、单步运行，方便快速的发现BUG，解决问题。但是对于FPGA来说，并不是顺序执行的，而是根据每一个Clk并行执行，所以我们不能使用调试器进行单步调试。 FPGA调试需要观察内部信号的值，各个信号之间的时序关系，所以使用逻辑分析仪是最好的调试方式了。有些FPGA工程，对外的接口，即输入输出，可能只有几个，但是他们之间的逻辑和时序关系非常复杂，所以内部有几十个中间寄存器，程序下载进去了，发现不是我们想要的效果，怎么办？你可能会说，查代码吧！如果这个工程非常简单，你可能只需要耗费几分钟或者几个小时就可以定位代码的问题所在。但是如果这是一个非常庞大的工程，内部的中间寄存器、信号，几百上千个，各个模块单独软件仿真都正常，整体仿真也正常，就是下载到实际的芯片中运行不正常。你如何进行问题定位？如果再去进行代码审查，这将会消耗非常多的时间。那么如果能在FPGA芯片内部装上一个逻辑分析仪，那不就直接可以看到内部信号的值了，而且还可以看到各个信号之间的时序关系。需求推动技术发展，既然开发者有这个需求，那么FPGA厂商肯定会实现这个功能！下面来一起看一下Microsemi FPGA片上逻辑分析仪的使用方法吧！关于MICROSEMI片上逻辑分析仪几大厂商的片上逻辑分析仪： Xilinx厂商ISE开发环境下的ChipScope工具 Altera厂商Quartus开发环境下的SignalTap工具 Lattice厂商Diamod开发环境下的Reveal工具对于 FPGA 工程师来说，这些都是很熟悉的名字。和以上几大FPGA厂商一样，Microsemi Libero也支持片上逻辑分析仪工具，只不过不是自己家研发的，使用的是Synospsy公司出品的Identify工具，其实，Libero中的综合器synplify也是Synospsy公司的。根据Synospsy官网的描述：Identify RTL 调试仪，这个调试工具除了支持Microsemi的FPGA产品外，还支持Altera和Xilinx的FPGA产品。 FPGA片上逻辑分析仪原理 Identify片上逻辑分析仪的原理，是通过在FPGA工程中加入一个IICE逻辑分析仪IP核，这个IP核，由控制器和采集器组成，采集器用于采集信号，控制器用于和JTAG调试器连接，并把数据发送到上位机，IICE内部有RAM空间，用于存储触发位置附近的信号，RAM空间的大小，即采样深度，可以自己调整。FPGA工程中加入IICE核，会占用一定的资源，资源占用的大小取决于：采样深度，采样信号的个数，采样信号的触发方式等。所以综上，FPGA片上逻辑分析仪需要3个组件：片上的IICE逻辑分析仪核、JTAG下载器、上位机。 pC5Uq6e.png图片 JTAG下载器也就是我们下载程序时使用的FlashPro x下载器，上位机软件也就是Identify工具，这个工具已经在安装Libero SoC时一同安装并注册**了。所以不需要安装其他的工具软件，只需要在已经设计好的FPGA公司中，配置一下IIC逻辑分析仪核就可以了。在已经创建好的Libero工程中，加入IICE逻辑分析仪核，并演示Identify工具的使用。预期效果以Microsemi SmartFusion系列的A2F200M3F芯片为例，其他芯片使用操作方法类似。示例工程功能：led每隔10个clk翻转一次为例，演示identify的使用。 identify添加完成之后，把led设置为上升沿触发，会抓取到类似如下的波形。 pChB2qJ.png图片 0.准备一个创建好的LIBERO工程这里以LED每隔10个时钟周期翻转为例。HDL文件内容： module led_demo( //inputs input clk, input rst_n, //outputs output reg led ); reg [3:0] cnt; always @ (posedge clk) begin if(!rst_n) cnt <= 0; else if(cnt == 10) /* max=10, 0-10 */ cnt <= 0; else cnt <= cnt + 1; end always @ (posedge clk) begin if(!rst_n) led <= 0; else if(cnt == 10) led <= ~led; end endmodule1.新建IDENTIFY工程，并添加想要监测的信号 1.0 先运行Synthesize 1.1 在Synthesize上右键，选择Open Interactively pChr5jO.png图片 1.2 在Synthesis上右键新建一个Identify工程 pChrTDe.png图片 1.3 输入新建的identify工程的名称和保存路径，选择默认的就行。 pChrqUA.png图片 1.4 在新建的identify工程上右键选择identify instrumentor pChsSKS.png图片 1.5 在HDL文件中选择要监测的信号和采样时钟，采样时钟选择Sample Clock，作为触发的信号选择Trigger Only，要监测的信号选择Sample Only，也可以选择Sample and Trigger，这样会占用更多的资源。 pChsG26.png图片 pChsNrD.png图片设置完成的信号会有标注 pChsgsS.png图片 sample clock 表示采样时钟，所有在 IICE 中添加的信号都会在 sample clock 的边沿进行采样，设为 sample clock 的信号前会出现一个时钟状的图标。设置为 sample 和 trigger 的信号都将作为被采样信号，区别在于 sample 信号只能被采样，而 trigger 信号可以作为触发采集的条件，当然你可以把一个信号同时设置为 sample 和 trigger 。 1.6 设置采样深度，选择Instrumentor->IICE pChsWZQ.png图片采样深度最大支持1048576 pChsfaj.png图片输入采样深度，数值越大，采样时间越长，相应的FPGA资源占用也越多。 pChsqLF.png图片 1.7 选择Run->Run pChsOZ4.png图片或者直接点击主界面的Run按钮 pChsjo9.png图片 1.8 编译完成之后，保存退出。 pChsxiR.png图片 2.管脚分配，编译下载 2.1 和正常流程一样，管脚分配，编译下载。可以看到JTAG部分的管脚已经被IICE逻辑分析仪核使用了 pChyiLD.png图片 2.2 在Identify Debug Design上右键，选择Open Interactively，打开identify工具 pChymWt.png图片 3.设置触发类型 3.1 选择要触发的信号，和触发类型，这里我选择的是led，上升沿触发。 pChyYYn.png图片 3.2 连接FlashPro下载器，点击小人图标，启动抓取，满足触发条件自动停止。 pChy6YR.png图片 D:/identify_demo/synthesis$ run -iice {IICE} INFO: run -iice IICE INFO: Info: Attempting to connect to: usb Info: Type: FlashPro4 Info: ID: 08152 Info: Connection: usb2.0 Info: Revision: UndefRev INFO: Checking communication with the Microsemi_BuiltinJTAG cable and the hardware INFO: The hardware is responding correctly INFO: Auto-detecting the device chain INFO: Device at chain position 1 is "A2F200M3F" INFO: IICE 'IICE' configured, waiting for trigger INFO: IICE 'IICE' Trigger detected, downloading samples INFO: notify -notify INFO: waveform viewer INFO: waveform viewer INFO: write vcd -iice IICE -comment {Identify created VCD dump} -gtkwave -noequiv IICE.vcd D:/identify_demo/synthesis$ 3.3 右侧黄色的显示就是触发瞬间时信号的值。右键可以改变数据格式。 pChyO6f.png图片 3.4 选择Debugger preferences可以设置采样时钟的周期，用于后面波形的时间测量 pChyz7Q.png图片 3.5 设置采样时钟的周期 pCh6Chn.png图片 3.6 点击波形按钮，在GTKWave中打开抓取到的波形。 pCh6kcV.png图片 3.7 可以按住左键拖动测量时间差 pCh6uN9.png图片 3.8 还可以给每个通道设置不同的颜色，和显示方式。 pCh6Q91.png图片 4.IICE逻辑分析仪核资源占用 IICE逻辑分析仪核占用的主要是逻辑资源和RAM资源，可以看到资源占用还是很多的。图片图片参考： https://zhuanlan.zhihu.com/p/88314552 https://www.synopsys.com/zh-cn/implementation-and-signoff/fpga-based-design/identify-rtl-debugger.html http://training.eeworld.com.cn/video/1059 https://www.microsemi.com/document-portal/doc_view/132760-synopsys-identify-me-h-2013-03m-sp1-user-guide

嵌入式＆系统 FPGA&ASIC # ASIC/FPGA # 嵌入式

刘航宇 2年前
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2023-06-20
Microsemi Libero SOC常见问题-FPGA全局网络的设置问题描述最近在一个FPGA工程中分配rst_n引脚时，发现rst_n引脚类型为CLKBUF，而不是常用的INBUF，在分配完引脚commit检查报错，提示需要连接到全局网络引脚上。 Running Global Checker... Error:PLC002:No legal assignment exists for global net rst.n_c. Info:Uhlocking the driver or removing the region constraint for net rst nc may help to satisfy Error:PLC005:Automat ic global net placement failed. 尝试忽略这个错误，直接进行编译，在布局布线时又报错。 Error: PLC002: No legal assignment exists for global net rst_n_c. Error: PLC005: Automatic global net placement failed. Error: Failure when executing Tcl script. [ Line 18 ] 尝试取消引脚锁定LOCK，再次commit检查成功，编译下载正常，但是功能不对，再次打开引脚分配界面，发现是rst_n对应的引脚并不是我设置的那个，看来是CLKBUF的原因。问题分析网络上搜索一些资料后，发现是在一些工程中会出现这个问题，如果rst_n信号连接了许多IP核，和很多自己写的模块，这样rst_n就需要很强的驱动能力，即扇出能力(Fan Out)，而且布线会很长，所以在分配管脚时，IDE自动添加了CLKBUF，来提供更大的驱动能力和更小的延时。那么什么是FPGA的全局时钟网络资源呢？ FPGA全局布线资源简介我们知道FPGA的资源主要由以下几部分组成：可编程输入输出单元（IOB）基本可编程逻辑单元（CLB）数字时钟管理模块（DCM）嵌入块式RAM（BRAM）丰富的布线资源内嵌专用硬件模块。我们重点介绍布线资源，FPGA中布线的长度和工艺决定着信号在的驱动能力和传输速度。FPGA的布线资源可大概分为4类：全局布线资源：芯片内部全局时钟和全局复位/置位的布线长线资源：完成芯片Bank间的高速信号和第二全局时钟信号的布线短线资源：完成基本逻辑单元之间的逻辑互连和布线分布式布线资源：用于专有时钟、复位等控制信号线。一般设计中，我们不需要直接参与布线资源的分配，IDE中的布局布线器（Place and Route）可以根据输入逻辑网表的拓扑结构，和用户设定的约束条件来自动的选择布线资源。其中全局布线资源具有最强的驱动能力和最小的延时，但是只能限制在全局管脚上，厂商会特殊设计这部分资源，如Xilinx FPGA中的全局时钟资源一般使用全铜层工艺实现，并设计了专门时钟缓冲和驱动结构，从而使全局时钟到达芯片内部的所有可配置逻辑单元（CLB）、I/O单元（IOB）和选择性块RAM（Block Select ROM）的时延和抖动都为最小。一般全局布线资源都是针对输入信号来说的，如果IDE自动把rst_n引脚优化为了全局网络，而硬件电路设计上却把rst_n分配到了普通管脚上，那么就很麻烦了，要么牺牲全局网络的优势，手动将全局网络改为普通网络，要么为了利用全局网络的优势，修改电路，重新分配硬件引脚。所以如果一些关键的信号确定了，如时钟、复位等，产品迭代修改电路时，不要轻易调整这些关键引脚。 Microsemi FPGA的全局布线资源 Microsemi FPGA的全局时钟管脚编号，我们可以通过官方Datasheet来找到，在手册中关于全局IO的命名规则上，有如下介绍：即只有管脚名称为GFA0/1/2，GFB0/1/2，GFC0/1/2，GCA0/1/2，GCB0/1/2，GCC0/1/2（共18个）才支持全局网络分配，而且，如果使用了GFA0引脚作为全局输入引脚，那么GFA1和GFA2都不能再作为全局网络了，其他GFC等同理，这一点在设计电路时要特别注意。对于Microsemi SmartFusion系列FPGA芯片A2F200M3F-PQ208来说，只有7个，分别是：GFA0-15、GFA1-14、GFA2-13、GCA0-145、GCA1-146、GCC2-151、GCA2-153，引脚分配如下图所示：所以在设计A2F200M3F-PQ208硬件电路时，时钟和复位信号尽量分配在这些管脚上，以获得硬件性能的最大效率。这些全局引脚的延时时间都是非常小的，具体的时间参数可以从数据手册上获得。全局网络改为普通输入像文章开头介绍的情况，IDE自动把rst_n设置为全局网络，而实际硬件却不是全局引脚，应该怎么修改为普通输入呢？即CLKBUF改为普通的INBUF？网络上zlg的教程中使用的是版本较低的Libero IDE 8.0，新版的Libero SoC改动非常大，文中介绍的修改sdc文件的方法已经不能使用了，这里提供新的修改方法——调用INBUF IP Core的方式。这里官方已经考虑到了，在官方提供的INBUF IP Core可以把CLKBUF改为INBUF。在Catalog搜索框中输入：INBUF，可以看到这里也提供了LVDS信号专用的IP Core。拖动到SmartDesign中进行连接或者在源文件中直接例化的方式调用INBUF Core： INBUF INBUF_0( // Inputs .PAD ( rst_n ), // Outputs .Y ( rst_n_Y ) );这两种方法都是一样的。添加完成之后，再进行管脚分配，可以看到rst_n已经是普通的INBUF类型了，可以进行普通管脚的分配，而且commit检查也是没有错误的。普通输入上全局网络如果布局布线器没有把我们要的信号上全局网络，如本工程的CLK信号，IDE自动生成的是INBUF类型，我们想让他变成CLKBUF，即全局网络，来获取最大的驱动能力和最小的延时。那么应该怎么办呢？这里同样要使用到一个IP Core，和INBUF类似，这个IP Core的名称是CLKBUF，同样是在Catalog目录中搜索：CLKBUF，可以看到有CLKBUF开头的很多Core，这里同样也提供了LVDS信号专用的IP Core。可以直接拖动Core到SmartDesign图形编辑窗口：或者是在源文件中以直接例化的方式调用： CLKBUF CLKBUF_0( // Inputs .PAD ( CLKA ), // Outputs .Y ( CLKA_Y ) );这两种方式都是一样的，添加完成之后，再进行管脚分配，可以看到CLKA已经是全局网络了，只能分配在全局管脚上。总结对于不同厂家的FPGA，让某个信号上全局网络的方法都不尽相同，如Xilinx的FPGA是通过BUFG Core来让信号上全局网络，而且还有带使能端的全局缓冲 BUFGCE ， BUFGMUX 的应用更为灵活，有2个输入，可通过选择端选择输出哪一个。所以，信号的全局缓冲设置要根据不同厂商Core的不同来使用。

嵌入式＆系统 FPGA&ASIC IP&SOC设计 # 嵌入式

刘航宇 2年前
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Microsemi Libero SOC使用示例—建立点灯工程嵌入式开发中的Hello World，点灯是再也基础不过的实验了，通过点灯实验，可以了解芯片GPIO的控制和开发环境IDE新建工程的流程，对于FPGA来说，每个IO口几乎一样，所以本篇文章主要学习一下如何基于Microsemi Libero集成开发环境建立一个示例工程，让一个LED以500ms的频率闪烁，以Microsemi SmartFusion系列FPGA——A2F200M3F为例，Microsemi其他系列FPGA芯片过程类似。准备工作软件准备：硬件准备：新建工程的主要步骤1.新建工程 2.添加设计文件 3.仿真验证 4.管脚分配 5.程序下载 Microsemi FPGA的Flash结构准备工作工欲利其事，必先利其器，充分的准备工作很有必要。软件准备： Microsemi Libero SoC集成开发环境，并已经成功注册，软件版本推荐V11.8或更高版本。硬件准备： Microsemi FPGA开发板，主控芯片A2F200M3F-PQ208，其他型号芯片类似。 Flash Pro 4或Flash Pro5下载器，用于给FPGA芯片下载程序和调试。新建工程的主要步骤新建工程，选择芯片型号等新建设计，使用Verilog编写点灯模块。仿真验证，对编写的点灯模块进行时序仿真，来验证是否满足设计需求。综合、管脚分配、布局、布线。生成程序文件，连接开发板，使用FlashPro下载程序到芯片内，观察现象是否和设计的一致。 1.新建工程和大多数IDE一样，选择Project -> New Project，新建一个工程。 image.png图片输入工程名称LED_Blink，选择工程存放的路径，工程名称和路径不要有中文字符和空格，选择源文件的类型Verilog或者VHDL。 image.png图片选择芯片型号，这里选择Microsemi SmartFusion系列下的A2F200M3F芯片，PQ208封装，把鼠标放在所选芯片上，可以查看芯片的详细参数：封装、速度等级、温度范围，内核电压、Flash ROM大小、用户IO数目、RAM大小、Flash ROM大小，ARM Cortex-M3 SoC的外设配置等详细的参数。图片选择IO的电平标准，不同的电平标准，高低电平的电压范围是不同的，这里选择默认的LVTTL。图片是否创建MSS模块，MSS里有PLL和ARM Cortex-M3的使用，以后用到PLL和ARM核时再添加，这里先不选择，以后需要也可以再创建。图片是否导入已经存在的HDL文件，如果已经有一些写好的模块，可以在这里直接导入。图片是否导入已经存在的管脚约束文件，这里选择不添加，我们会在后面通过图形化工具来指定管脚。图片到这里，工程就创建完成了，然后会在存储路径下生成一个和工程名称一样的文件夹，工程相关的所以文件都存放在这里。主要包括以下几个文件夹：图片具体每个文件夹存放的是什么文件，我们在以后的文章再详细介绍。以上的工程配置在创建完工程之后，也可以再次更改，可以通过Project->Project Setting查看或更改配置：图片或者通过点击如下图标来进入配置界面：图片弹出如下窗口，和新建工程是一样的，可以更改FPGA的型号，但只限于同一个系列内。 2.添加设计文件 Microsemi Libero开发环境支持HDL方式和SmarDesign方式来创建设计，HDL方式支持VerilogHDL和VHDL两种硬件描述语言，而SmartDesign方式和Xilinx的Schematic原理图方式是一样的，是通过图形化的方式来对各个模块之间的连接方式进行编辑，两种方式都可以完成设计。由于本实验功能简单，所以以使用Verilog文件为例。创建Verilog文件创建Verilog文件有多种方式，可以直接双击左侧菜单中的Create Design->Create HDL 图片或者点击File->New->HDL，这两种方式都可以创建一个Verilog设计文件，这里选择Verilog文件。图片输入模块名称：led_driver，不用添加.v后缀名，Libero软件会自动添加。源代码： module led_driver( //input input clk, //clk=2MHz input rst_n, //0=reset //output output reg led ); parameter T_500MS = 999999; //1M reg [31:0] cnt; always @ (posedge clk) begin if(!rst_n) cnt <= 32'b0; else if(cnt >= T_500MS) cnt <= 32'b0; else //cnt < T_500MS cnt <= cnt + 32'b1; end always @ (posedge clk) begin if(!rst_n) led <= 1'b1; else if(cnt >= T_500MS) led <= ~led; end endmodule可以看到，代码非常的简单，定义一个计数器，系统时钟为2MHz=500ns，500ms=1M个时钟周期，当计数到500ms时，LED翻转闪烁。 3.仿真验证编写完成，之后，点击对号进行语法检查，如果没有语法错误就可以进行时序仿真了。新建Testbench文件底部切换到Design Hierarchy选项卡，在led模块上右键选择Create Testbechch创建仿真文件，选择HDL格式。图片给创建的testbench文件名一般为模块名后加_tb，这里为：led_driver_tb，因为我们的板子外部晶体为2M，所以这里系统时钟周期为500ns，这个也可以在文件中更改。图片点击OK之后，可以看到，Libero软件已经为我们生成了一些基本代码，包括输入端口的定义，系统时钟的产生，输入信号的初始化等等。我们只需要再增加几行即可。 `timescale 1ns/100ps module led_driver_tb; parameter SYSCLK_PERIOD = 500;// 2MHZ reg SYSCLK; reg NSYSRESET; wire led; //add output reg initial begin SYSCLK = 1'b0; NSYSRESET = 1'b0; end initial begin #(SYSCLK_PERIOD * 10 ) NSYSRESET = 1'b0; //add system reset #(SYSCLK_PERIOD * 100 ) NSYSRESET = 1'b1; //add system set end always @(SYSCLK) //generate system clock #(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK; led_driver led_driver_0 ( // Inputs .clk(SYSCLK), .rst_n(NSYSRESET), // Outputs .led(led ) //add port // Inouts ); endmodule仿真代码也非常简单，输入信号初始化，NSYSRESET在10个时钟周期之后拉低，100个时钟周期之后拉高。使用ModelSim进行时序仿真仿真代码语法检查无误后，可以进行ModelSim自动仿真，在安装Libero时，已经默认安装了ModelSim仿真软件，并和Libero进行了关联。直接双击Simulate，Libero会自动打开ModelSim。图片可以看到输入输出信号，已经为我们添加好了：图片先点击复位按钮，复位系统，然后设置要运行的时间，由于设计的是500ms闪烁一次，这里我们先运行2s，即2000ms，在ModelSim中2秒已经算是很长的时间了，然后点击时间右边的运行按钮，耐心等待，停止之后就会看到led按500ms变化一次的波形了，如下图所示，可以再添加一个cnt信号到波形观察窗口，可以看到cnt周期性的变化。图片使用2个光标的精确测量，可以看出，led每隔500ms翻转一次，说明程序功能是正确的。 4.管脚分配与STM32等MCU不同，FPGA的引脚配置非常灵活，如STM32只有固定的几个引脚才能作为定时器PWM输出，而FPGA通过管脚分配可以设置任意一个IO口输出PWM，而且使用起来非常灵活，这也是FPGA和MCU的一个区别，当然其他的功能，如串口外设，SPI外设等等，都可以根据需要自己用HDL代码来实现，非常方便。时序仿真正常之后，就可以进行管脚分配了，即把模块的输入输出端口，真正的分配到芯片实际的引脚上，毕竟我们的代码是要运行在真正的芯片上的。打开引脚配置图形化界面双击Create/Edit I/O Attributes，打开图形化配置界面，在打开之前，Libero会先进行综合(Synthesize)、编译(Complie)，当都运行通过时，才会打开配置界面。图片分配管脚管脚可视化配置工具使用起来非常简单：引脚号指定、IO的电平标准，内部上下拉等等，非常直观。把时钟、复位、LED这些管脚分配到开发板原理图中对应的引脚，在分配完成之后，可以点击左上角的commit and check进行检查。图片在分配完成之后，为了以后方便查看已经分配的引脚，可以导出一个pdc引脚约束文件，选择Designer窗口下的File->Export->Constraint File，会导出一个led_driver.pdc文件，保存在工程目录下的constraint文件夹。图片一些特殊管脚的处理 SmartFusion系列的FPGA芯片，在分配个别引脚，如35-39、43-47这些引脚时，直接不能分配，这些引脚属于MSS_FIO特殊引脚，具体怎么配置为通用IO，可以查看下一篇文章。而新一代的SmartFusion 2系列的FPGA芯片则没有这种情况。 5.程序下载管脚分配完成之后，连接FlashPro下载器和开发板的JTAG接口，关闭Designer窗口，选择Program Device，耐心等待几分钟，如果连接正常，会在右侧输出编程信息：擦除、验证、编程等操作，下载完成之后，就会看到板子上的LED闪烁起来了。 Microsemi FPGA的Flash结构和Altera、Xilinx不同，Microsemi FPGA在下载程序时，并不是下载程序到SPI Flash，而是直接下载到FPGA内部的。目前，FPGA 市场占有率最高的两大公司Xilinx和Altera 生产的 FPGA 都是基于 SRAM 工艺的，需要在使用时外接一个片外存储器以保存程序。上电时，FPGA 将外部存储器中的数据读入片内 RAM，完成配置后，进入工作状态；掉电后 FPGA 恢复为白片，内部逻辑消失。这样 FPGA 不仅能反复使用，还无需专门的 FPGA编程器，只需通用的 EPROM、PROM 编程器即可。而Microsemi的SmartFusion、SmartFusion2、ProASICS3、ProASIC3E系列基于Flash结构，具备反复擦写和掉电后内容非易失性，因此基于Flash结构的FPGA同时具备了SRAM结构的灵活性和反熔丝结构的可靠性，这种技术是最近几年发展起来的新型FPGA实现工艺，目前实现的成本还偏高，没有得到大规模的应用。示例工程下载基于Libero V11.8.2.4的工程下载： LED_Blink.rar 下载地址：https://wcc-blog.oss-cn-beijing.aliyuncs.com/Libero/Libero-2/LED_Blink.rar 提取码：

嵌入式＆系统 FPGA&ASIC IP&SOC设计 # ASIC/FPGA # 嵌入式 # SOC设计

刘航宇 2年前
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FPGA&Matlab联合开发之滤波器模块（带通滤波器为例）在通信或者信号处理中，数字滤波器是非常重要的模块，前面有关博文中提到FIR滤波器的一步步Verilog设计，如https://ee.ac.cn/index.php/archives/511.html 本文以带通滤波器为例，利用Matlab进行高效开发目录 MATLAB生成低通滤波器设计步骤： Modelsim仿真上述文件 MATLAB生成低通滤波器设计步骤：（1）在MATLAB命令窗口中输入“filterDesigner”或“fdatool”出现如下对话框 image.png图片设置FIR滤波器为和需要的阶数滤波器，选择窗函数的类型为海明窗函数，海明窗函数可以得到旁瓣更小的效果，能量更加集中在主瓣中设置带通滤波器的上下截至频率分别为4MHz 和 5MHz （2）量化输入输出，点击工作栏左边的量化选项，即“set quantization parameters”选项，选择定点，设置输入字长为8，其他选择默认，如下图示： image.png图片（3）根据自己需求，细化一些配置。这里不难探索设置完成后，点击Targets中Generate HDL，选择生成Verilog 代码，设置路径，MATLAB即可生成设计好的滤波器Verilog HDL 代码以及测试文件： image.png图片（4）根据需求，配置输出.v文件的全局信号、测试文件，点击生成，生成后，Matlab主页面会提示.v生成的文件路径 Modelsim仿真上述文件 image.png图片可以看到输入信号在4MHZ~5MHZ备保留，设计无误。需要注意一点，一般Modelsim仿真输出波形都是离散的01信号，这里需要配置一下，在上图被选中的信号中，在左侧右键鼠标。右击,format,analog(automatic); 右击,radix,decimal; 这两个步骤完成之后，就出现上图模拟信号的效果

嵌入式＆系统 FPGA&ASIC 通信&信息处理软硬件算法 # ASIC/FPGA # 信号处理 # 硬件算法

刘航宇 2年前
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2023-04-17
MIMO波束赋形技术简介目录前言波束赋形分类阵列天线混合波束赋形总结参考文献：前言在MIMO系统中，波束赋形技术通过调整每个天线阵元上的信号进行加权求和，使天线波束指向某个特定的方向，即将天线能量集中指向某个特定的用户。 d6fb0a3cc8e32c0af0b75df51c853948.png图片波束赋形分类根据波束赋形发生位置的不同，波束赋形技术分为模拟波束赋形(AnalogBeamforming, ABF)技术和数字波束赋形(Digital Beamforming, DBF)技术。 4a28f76d72a4df8e47e74e783c80ae1f.png图片在数字基带之前即时域范围内形成波束，称作数字波束赋形; 在模拟基带之前即频域范围内形成波束，称作模拟波束赋形。数字波束赋形结构中，每根天线对应的一条射频(RF)链路，产生波束时多条RF链路共同参与，因此可以实现多个数据流共同传输。数字波束赋形使用复杂的硬件结构，可以灵活的调整相位和幅度，产生准确的波束。对于天线数量众多时，导致整个结构的硬件实现非常复杂，成本很高。模拟波束赋形技术使用成本比较低的模拟移相器，只能调整相位而不能调整幅度,产生波束不一定准确。模拟波束赋形，具有简单的硬件结构，实现成本低，没有多条RF链路，只能传输单数据流阵列天线阵列天线实现功能是对多列电磁波进行叠加，不同天线位置会产生不同的电磁波辐射，因此，波束赋形技术与天线位置和摆放有密切关系。阵列天线包括线阵天线和面阵天线两种 afef214955805f1abe5b1b4a20eee39f.png图片线阵天线是指所有天线阵元分布在一条直线上，或者所有天线阵元分布在一个圆周上，阵元与阵元的间隔可以是等距的或不等距的; 面阵天线是指所有天线阵元以某个点为中心分布在一个矩形面上，或者所有天线阵元分布在一个圆面上，同样，阵元与阵元的间隔可以是等距的或不等距的。对于F大线数量较多的情况，天线阵列可能会扩展到三维空间，也是未米人线架构设计的一个方向。混合波束赋形数字波束赋形可以产生精确的波束，但是每根天线映射一条RF链路，从硬件实现和成本考虑，该技术适用于天线数量较少的系统。对于天线数量较多的系统，可以使用实现成本较低的模拟波束赋形，可能导致波束不准确，增益效果不是很好。 7970fc6d2b411b56dab8bc2ab3ff71e9.png图片因此，对于大规模MIMO系统，结合两者优点，提出了一种混合波束赋形技术,希望在满足硬件条件下，使其增益尽可能达到全数字波束赋形的效果。在较小的面积内拥有大量天线单元使实现高波束成形增益变得切实可行。具有高度方向性的波束有助于抵消较高工作频率下增加的路径损耗，因为波束将功率控制在特定方向上。 2e760e3d1161bacec0599f6b4fe0d4d9.png图片总结 Simulink和Matlab联合仿真，能够设计并且仿真单个天线，天线阵列，MIMO波束成型系统。对于雷达、5G等方向，有着重要意义。当然，工具不仅仅只有这一个，ADS也能设计从射频波束混合系统，到天线阵列的仿真。参考文献： [1]使用Matlab进行5G开发

通信&信息处理 # 通信&射频

刘航宇 2年前
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2023-03-13
Verilog-位宽计算的系统函数$clog2 一、什么是$clog2 clog2 这是一个系统函数，第一次出现于Verilog-2005版本中，在IEEE中处在17.11.1节的math functions中，因为log2是2进制的对数，所以这个系统函数在电路设计的计算位宽时体现出了自身的方便性，需要注意的是，这里的$clog2是向上取整的一个系统函数,比如 $clog2(5) 虽然真实的值为2.3，但经过向上取整后，最后的输出为3 二、$clog2的优势和案例在老的IEEE verilog版本中，假如不用clog2去计算位宽，我们可能需要如下的function函数来进行位宽计算，这个函数本身很好理解，即通过移位去检测depth的位宽，之后我们需要再将计算得到的数字使用在端口定义的过程中。 function integer clog2( input integer depth ); begin if(depth == 0) clog2 = 1; else if(depth != 0) for(clog2 = 0; depth > 0;clog2 = clog2 + 1) depth = depth >> 1; end endfunction但是引入$clog2后，原function可以简化为如下的过程,很显然，通过对系统函数 $clog2的使用，我们大大减少了设计时端口宽度定义时需要code的量。 module clog2(a,b); parameter depth = 2034; input [$clog2(depth)-1:0] a; output [$clog2(depth)-1:0]b; //details about the design endmodule 三、额外补充在Xlinix的官网的“44586 - 13.2 Verilog $clog2 function implemented improperly”中，作者发现了13.2版本的Xlinix的ISE对clog2系统函数的错误计算，按照文章中所言：“The $clog2 function returns the ceiling of the logarithm to the base e (natural logarithm) rather than the ceiling of the logarithm to the base 2.”意味着13.2版本的ISE以e为底计算clog2，而非以2为底，官方的回复是ISE 13.2 仅支持Verilog-2001，这个问题在ISE 14.1中进行了修复，所以读者假如使用的开发套件是老版本的，或者不支持Verilog-2005，都有可能因为使用clog2产生问题，需注意。具体额外补充参考如下。 44586 - 13.2 Verilog $clog2 function implemented improperly

编程&脚本笔记 # Verilog

刘航宇 2年前
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HFSS软件笔记目录一、HFSS中的边界条件（Boundaries）二、HFSS中的激励方式（Excitation）三、求解类型和求解设置四、HFSS中的变量和Optimetrics模块的使用五、HFSS的数据后处理六、天线问题的数据后处理 # HFSS软件学习笔记一、HFSS中的边界条件（Boundaries）边界条件定义了求解区域的边界以及不同物体交界处的电磁场特性，是求解麦克斯韦方程的基础。只有在假定场矢量是单值、有界、并且沿空间连续分布的前提下，微分形式的麦克斯韦方程组才是有效的；而在求解区域的边界、不同介质的交界处和场源处，场矢量是不连续的，那么场的导数也就失去了意义。边界条件就是定义跨越不连续边界处的电磁场的特性，因此，正确地理解、定义并设置边界条件，是正确使用HFSS仿真分析电磁场场特性的前提。边界条件的类型：理想导体边界（Perfect E）电场矢量垂直于物体表面，有两种边界被自动设为理想导体边界条件： 1、任何与背景相关联的物体表面将被自动定义为理想导体边界，并命名为outer边界 2、材料设为PEC（理想电导体）的物体表面被自动定义为理想导体边界，并命名为smental 理想磁边界/自然边界（Perfect H）电场矢量与物体表面相切，磁场矢量与物体表面垂直。自然边界（Natural）：当理想导体边界和理想磁边界出现交叠时，理想磁边界也称为自然边界注意：在理想导体边界上叠加理想磁边界将去掉理想导体边界的特性，相当于在理想导体表面开个口，允许电场穿过。有限导体边界（Finite Conductivity）有耗导体/非理性导体边界条件，电场垂直于物体表面，在电磁波的传播方向上电场会愈来愈小用户需要设置的参数：导电率和导磁率注意：当物体的材料设置为非理想导体（如铜、铝等金属材料）时，其表面自动定义为有限导体边界条件。辐射边界（Radiation）用于模拟开放的自由空间，模拟波辐射到空间的无限远处的情况，常用于天线问题的分析。当结构中包含辐射边界条件时，HFSS会自动计算结构的远区场。（使用Perfect H边界条件模拟开放空间时，不会计算远区场）辐射边界条件是自由空间的近似，这种近似的准确程度取决于波的传播方向与辐射边界之间的角度，以及辐射源与边界之间的距离。辐射边界在各个方向上距离辐射体一般不小于1/4个波长。对称边界（Symmetry）模拟理想电壁或理想磁壁对称面，应用对称边界可以构造结构时仅构造一部分，减小结构的尺寸和设计的复杂性，缩短计算时间。定义对称平面时，需要遵循以下原则： 1、对称平面必须暴露在背景中 2、对称面必须定义在平面表面上，不能定义在曲面上 3、在一个问题上最多只能定义三个正交对称面决定对称面的类型： 1、如果电场垂直于对称面且对称，使用理想电壁对称面 2、如果磁场垂直于对称面且对称，使用理想磁壁对称面此外使用对称边界条件需要设置阻抗乘法器： 1、理想电壁对称面将结构分为两部分时，只有一半的电压值和一半的能量被计算，由Zpu=U*U/P计算出的阻抗也只有真实值的一半，所以需要定义2倍的阻抗乘法器。 2、理想磁壁对称面将结构分为两部分时，只有一半的能量被计算，而电压保持不变，由Zpu=U*U/P计算出的阻抗是真实值的2倍，所以需要定义0.5倍的阻抗乘法器。图片图片在这里插入图片描述阻抗边界（Impedance）用于模拟已知阻抗的边界表面，如薄膜电阻表面；表面的阻抗Zs=Rs+jXs。阻抗的计算： number of "Square"=Length(in direction of current flow)/Width Impedance per Square=Desired Lumped Impedance/number of square 集总RLC边界（Lumped RLC）类似于阻抗边界条件，利用用户提供的R、L、C值计算出对应的阻抗值与阻抗边界不同的是，集总RLC边界不需要提供以Ohms/Square为单位的电阻和电抗，而是要给出R、L和C的真实值；之后HFSS就能确定任意频率下集总RLC边界以Ohms/Square为单位的阻抗。分层阻抗边界条件（Layered Impedance）分层阻抗边界条件是用多层结构将物体表面模拟为一个阻抗表面，其效果与阻抗边界条件相同；与阻抗边界条件不同的是，对于分层阻抗边界条件，HFSS是根据输入的分层结构数据和表面粗糙度来计算表面电阻和表面电抗的。分层边界条件不支持快速扫频。无限地平面（Infinite Ground Plane）在设置理想导体边界、有限导体边界或阻抗边界时有"Infinite Ground Plane"复选框。将有限大的边界表面模拟成无限大地平面的作用，设置无限大平面边界后，在后处理中会影响近区、远区辐射场的计算。定义无限大平面时，需要满足以下条件： 1、必须暴露在背景上 2、必须定义在平面上、 3、无限大平面和对称面的总数不超过3个 4、所有无限大地平面和对称面必须相互垂直主从边界（Master and slave）简称为关联边界条件LBC，主要用于模拟平面周期性结构表面，例如阵列天线。包括主边界条件（Master）和从边界条件（Slave），总是成对出现，且主边界表面和从边界表面的形状、大小和方向完全相同，主边界表面和从边界表面上的电场存在一定的相位差，该相位差就是周期性结构相邻单元之间存在的相位差。定义主从边界表面时，用户需要正确设置U、V坐标系，保证主从边界表面大小和方向完全一致。理想匹配层（PML）理想匹配层，是能够完全吸收入射电磁波的假想各项异性材料边界。理想匹配层有两种典型的应用：一是用于外场问题中的自由空间截断，二是用于导波问题中的吸收负载。对于导波的吸收负载，理想匹配层模拟导波结构均匀地延申到无穷远处。对于自由空间截断地情况，理想匹配层地作用类似于辐射边界条件，PML表面能够完全吸收入射过来地电磁波。和辐射边界条件相比，理想匹配层因为能够完全吸收入射的电磁波，零反射，因此计算结果更精确；同时理想匹配层表面可以距离辐射体更近（差不过十分之一个波长即可），不需要像辐射边界表面一般需要距离辐射体大约四分之一个波长。二、HFSS中的激励方式（Excitation） HFSS中，激励是一种定义在三维物体表面或者二维物体上的激励源，这种激励源可以是电磁波激励、电压源或者电流源，激励端口是一种允许能量进入或流出几何结构的特殊边界条件类型。激励类型：波端口（Wave Port）默认情况下，所有三维物体和背景之间的接触面都是理想导体边界，没有能量可以进出；波端口设置在背景上，用作模型的激励源并提供一个能量进入/流出的窗口。波端口一般设置在背景平面上，不允许端口平面弯曲。波端口模式（modes）：对于给定横截面的波导或传输线，特定频率下有一系列的解满足相应的边界条件和麦克斯韦方程组，每个解都称之为一种模式，或者说一种波形。通常，模式是根据电场和磁场沿导波系统传输方向上有无分量这一情况来命名的，假设导波系统沿z轴放置，上述分量是指z向的电场分量Ez和磁场分量Hz。对于Ez=0、Hz=0一类的模，称之为横电磁模，即TEM模；对于Ez=0、Hz不为0一类模，称之为横电模，即TE模；对于Ez不为0、Hz=0一类的模，称之为横磁模，即TM模。端口校准：波端口必须被校准以确保一致的结果；校准的目的有两个，确定场的方向、设置电压的积分路径。端口平移（Deembed）：是指平移端口的位置，查看其对计算结果的影响；选中使用端口平移功能，只影响数据后处理，HFSS不会重新进行仿真计算。HFSS端口平移中正数表示参考平面向模型内部移动，负数则是向外延申。终端线（Terminal）：对于终端驱动的求解类型，终端的S参数反映的是波端口节点电压和电流的线性叠加，通过波端口处的节点电流和电压可以计算出端口的阻抗和S参数矩阵。集总端口（Lumped Por）集总端口激励和波端口激励是HFSS中最常用的两种激励方式。集总端口激励类似于传统的波端口，与波端口不同的是集总端口可以设置在物体模型内部，且用户需要设定端口阻抗；集总端口直接在端口处计算S参数，设定的端口阻抗即为集总端口上S参数的参考阻抗；另外集总端口不计算端口处的传播常数，因此集总端口无法进行端口平移操作。集总端口激励的尺寸大小要比波端口小 Floquet端口（Floquet Port）与波端口的求解方式类似，Floquet端口求解的反射和传输系数能够以S参数的形式显示。使用Floquet端口激励并结合周期性边界，能够像传统波导端口激励一样轻松的分析周期型结构的电磁特性，从而避免了场求解器复杂的后处理过程。入射波（Incident Wave）是用户设置的朝某一特定方向传播的电磁波，其等相位面与传播方向垂直；入射波照射到器件表面和器件表面的夹角称为入射角。入射波激励常用于雷达反射截面（RCS）问题的计算。需要设置的参数有：波的传播方向（Poynting Vector）、电场的强度和方向。电压源激励（Voltage）电压源激励定义在两层导体之间的平面上，用理想电压源来表示该平面上的电场激励。电压源激励时需要设置的参数有：电压的幅度、相位和电场的方向。注意：电压源激励所在的平面必须远小于工作波长，且平面上的电场是恒定电场；电压源激励是理想的源，没有内阻，因此后处理时不会输出S参数。电流源激励（Current）电流源激励定义于导体表面或者导体表面的缝隙上，用理想电流源来表示该平面上激励。电流源激励需要设定的参数有：导体表面缝隙的电流幅度、相位和方向。注意：电流源激励所在的平面/缝隙必须小于工作波长，且平面/缝隙上的电流是恒定的；电流源激励是理想的源，没有内阻，因此后处理时不会输出S参数。磁偏置激励（Magnetic Bias）创建一个铁氧体材料时，必须通过设置磁偏置激励来定义网格的内部偏置场；该偏置场使得铁氧体中的磁性偶极子规则排列，产生一个非零的磁矩。如果应用的偏置场时均匀的，张量坐标系可以通过旋转全局坐标系来设置如果应用的偏置场时非均匀的，不允许旋转全局坐标来设置张量坐标系三、求解类型和求解设置 1、HFSS中有三种求解类型：模式驱动求解（Driven Model）、终端驱动求解（Driven Terminal）和本征模求解（Eigenmode）模式驱动求解类型：以模式为基础计算S参数，根据导波内各模式场的入射功率和反射功率来计算S参数矩阵的解。终端驱动求解类型：以终端为基础计算导体传输线端口的S参数；此时，根据传输线终端的电压和电流来计算S参数矩阵的解。本征模式求解类型：本征模式求解器主要用于谐振问题的设计与分析，可以用于计算谐振结构的谐振频率和谐振频率处对应的场，也可以用于计算谐振腔体的无载Q值。应用本征模式求解时注意：不需要设置激励方式不能定义辐射边界条件不能进行扫频分析不能包含铁氧体材料只有场解结果，没有S参数求解结果2、自适应网格剖分：在分析对象内部搜索误差最大的区域并进行网格的细化，每次网格细化过程中网格增加百分比由用户事先设置，完成一次细化过程后，重新计算并搜索误差最大的区域，然后判断误差是否满足设置的收敛条件。如果满足收敛条件，则完成网格剖分；如果不满足收敛条件，继续下一次网格细化过程，直到满足收敛条件或者达到设置的最大迭代次数为止。 3、求解频率（网格自适应剖分频率）的选择 HFSS计算时自适应网格剖分是在用户设定的单一频点上进行的，网格剖分完成后，同一个求解设置项下其他频点的求解都是基于前面设定频点上所完成的网格划分。自适应频率设置越高，网格剖分就越细，网格个数就越多，计算结果也相应地更加准确，但同时计算过程中所占用地计算机内存也就越高，计算所花费地时间也越长。下面给出几个常用问题类别的自适应频率的选择：点频或窄带问题：对于点频或者窄带问题，自适应网格剖分直接选择工作频率。宽带问题：对于宽带问题，应该选择最高频率作为自适应网格剖分频率。滤波器问题：对于滤波器问题，由于阻带内电场只存在于断口处，所以自适应频率选择在通带内的高频段。快速扫频问题：对于快速扫频问题，典型的做法就是选择中心频率作为自适应频率。高速数字信号：对于高速数字信号完整性分析问题，需要借助转折频率（Knee Frequency）来决定自适应网格剖分频率 4、扫频分析离散扫频（Discrete）：是在频带内的指定频点处计算S参数和场解。例如，指定频带范围为1~2GHz、步长为0.25GHz，则会计算在1GHz、1.25GHz、1.5GHz、1.75GHz、2GHz频点处的S参数和场解。默认情况下，使用离散扫频只保存最后计算频率点的场解。如果希望保存指定的所有频率点的场解，需要选中设置对话框中Save Fields复选框。快速扫频（Fast）：采用ALPS算法，在很宽的频带范围内搜寻处传输函数的全部零、极点。快速扫频适用于谐振问题和高Q值问题的分析，可以得到场在谐振点附近行为的精确描述。使用快速扫频，一般选择频带中心频率作为自适应网格剖分频率进行网格剖分，计算出该频点的S参数和场分布，然后使用基于ALPS算法的求解器从中心频率处的S参数解和场解来外推整个频带范围的S参数和场解。使用快速扫频，计算时只会求解中心频点处的场解，但在数据后处理时整个扫频范围内的任意频点的场都可以显示。插值扫频（Interpolating）：插值扫频使用二分法来计算整个频段内的S参数和场解。使用插值扫频，HFSS自适应选择场解的频率点，并计算相邻两个频点之间的解的误差，找出最大误差，当两点之间的最大误差达到指定的误差收敛标准或者达到了设定的最大频点数目后，扫描完成；其他频率点上的S参数和场解由内插给出。四、HFSS中的变量和Optimetrics模块的使用 HFSS不仅能够提供常规的电磁分析，还能够提供优化分析、参数扫描分析、灵敏度分析和统计分析等功能。这些功能都集中在HFSS中的Optimetrics模块中。要使用Optimetrics模块的这些分析和设计功能。首先需要定义和添加相关变量。 1、HFSS中变量的定义和使用（1）HFSS中有两种类型的变量：工程变量（Project Variables）和设计变量/本地变量（Local Variables）工程变量和设计变量的区别：工程变量前面有一个"$"前缀，以和本地变量区分工程变量作用区间是整个Project，本地变量作用区间是所在的Design 物体模型尺寸、物体的材料属性（工程变量）等都可以使用变量来表示。（2）变量的定义变量名：可以由数字、字母或下划线组成。每个变量在定义时都必须赋一个初始值，变量值可以是数值、数学表达式或者数学函数，也可以是数组、矩阵或者行列式。添加/删除变量：工程变量和设计变量操作不同添加和删除工程变量：Project > Project Variables 或者 [Project Tree] Project > Project Variables 打开 Project Properties 对话框添加和删除设计变量：HFSS > Design Properties 或者 [Project Tree] Design > Design Properties 打开 Design Properties 对话框在设计过程中，也可以直接输入未定义的变量代替设计参数，输入未定义的变量后，HFSS会自动弹出添加变量的对话框 2、Optimetrics模块的功能介绍 Optimetrics是集成在HFSS中的优化设计模块，该模块通过自动分析设计参数的变化对求解结果的影响，HFSS中Optimetrics模块能够提供如下分析设计功能：参数扫描分析（Parametric）参数扫描分析功能可以用来分析物体的性能随着指定变量的变化而变化的关系，在优化设计之前一般使用参数扫描分析功能来确定被优化变量的合理变化区间参数扫描分析步骤：首先需要定义变量并添加求解设置项 HFSS > Optimetrices > Add Parametric...弹出 Setup Sweep Analysis 对话框，添加扫描变量或选中Project Manager 中的 Optimetrics，单击右键 Add > Parametric，弹出 Setup Sweep Analysis 对话框，添加扫描变量设置好扫面变量后，点击”Analyze“就可以进行参数扫描分析查看分析结果优化设计（Optimization）优化设计是HFSS软件结合Optimetrics模块根据特定的优化算法在所有可能的设计变化中寻找出一个满足设计要求的值的过程优化设计的过程：首先需要明确设计要求或设计目标然后用户根据设计要求创建初始结构模型（Nominal Design）、定义设计变量并构造目标函数最后指定优化算法进行优化。图片图片在这里插入图片描述调谐分析（Tuning）调谐分析功能是改变变量值的同时实时显示对求解结果的影响程度 HFSS中的调谐分析功能是用户在手动改变变量值得同时能实时显示求解结果图片图片在这里插入图片描述灵敏度分析（Sensitivity）灵敏度定义为电磁特性/求解结果的变化与电路参数的变化的比值，使用HFSS进行电磁分析时S参数是很常用的一个分析结果。灵敏度分析功能是用来分析设计参数的微小变化对求解结果的影响程度统计分析（Statistical）统计分析功能是利用统计学的观点来研究设计参数容差对求解结果的影响，常用的方法是蒙特卡洛法图片图片在这里插入图片描述五、HFSS的数据后处理使用HFSS进行电磁问题的求解分析过程中以及完成求解分析之后，利用数据后处理功能能够直观地给出问题地各种求解信息和求解结果。 1、求解信息数据（Solution Data） HFSS > Results > Solution Data 命令，或者右键单机工程树Results节点，从弹出菜单中选择Solution Data命令，可以打开求解信息对话框，显示各种求解信息。 2、Results数值结果（1）显示方式 HFSS后处理模块能够以多种方式来显示分析数值结果，这些数值结果地显示方式包括：（右击Results > Create Model Solution Data Report） Rectangular Plot：直角坐标图形显示 Rectangular Stacked Plot Polar Plot：极坐标图像显示 Data Table：数据列表显示 Smith Chart：史密斯圆图显示 3D Rectangular Plot：三维直角坐标 3D Polar Plot：三维球坐标图形显示 Radiation Pattern：辐射方向图（2）参数类型模式驱动求解： Output Variables：用户自定义的输出变量 S Parameter：散射参数 Y Parameter：导纳参数 Z Parameter：阻抗参数 VSWR：电压驻波比 Gamma：传播常数 Port Zo：端口特征阻抗 Active S Parameter Active Y Parameter Active Z Parameter Active VSWR 终端驱动求解： Output Variables：用户自定义的输出变量 S Parameter：散射参数 Y Parameter：导纳参数 Z Parameter：阻抗参数 VSWR：电压驻波比 Power：功率 Voltage Transform matrix：电压传输矩阵 Terminal Port Zo：端口特征阻抗 Active S Parameter Active Y Parameter Active Z Parameter Active VSWR （3）输出变量右键单击工程树下的Result节点，从弹出菜单中选择Output Variables命令，便可打开输出变量的定义对话框 3、Field Overlays场分布图在HFSS求解完成之后可以通过右击 Field Overlays 来查看电场、磁场、电流密度、坡印廷矢量等场分布图。（1）电场E Mag_E：电场幅度瞬时值 ComplexMag_E：电场幅度有效值 Vector_E：电场矢量（2）磁场H Mag_H：磁场幅度瞬时值 ComplexMag_H：磁场幅度有效值 Vector_H：磁场矢量（3）电流密度J Mag_Jvol：体电流密度瞬时值 ComplexMag_Jvol：体电流密度有效值 Vector_Jvol：体电流密度矢量 Mag_Jsurf：面电流密度瞬时值 ComplexMag_Jsurf：面电流密度有效值 Vector_Jsurf：面电流密度矢量（4）其他 Vector_RealPoynting：坡印廷矢量 Local\_SAR和Average\_SAR：局部SAR值和平均SAR值六、天线问题的数据后处理 1、天线方向图创建天线的方向图：Results > Create Model Solution Data Report > 3D Polar Plot 天线的辐射场在固定距离上随球坐标系的角坐标 θ 、φ 分布的图形被称为辐射方向图，简称方向图。方向图通常在远区场确定。用辐射场强表示的方向图称为场强方向图，用辐射功率密度表示的方向图称为功率方向图。 2、天线性能参数右击Radiation，创建好查看天线性能参数：右击天线辐射方向图 > Compute Antenna Parameters Incident Power：输入功率 HFSS中输入功率是指定义的端口激励功率 Acceptable Power：净输入功率净输入功率是指世纪流入天线端口的输入功率，如果分别使用 Pacc 和 Pinc 表示净输入功率和输入功率，对于只有一个传输模式的单端口天线，有：图片 Radiated Power：辐射功率辐射功率是指经由天线辐射到自由空间里的电磁能量，天线的辐射功率可以用坡印廷矢量的曲面积分来计算：图片 Radiation Efficiency：辐射效率辐射效率是辐射功率和净输入功率的比值图片 Max U：最大辐射强度辐射强度U是指每单位立体角内天线辐射出的功率，Max U是辐射强度的最大值图片 η 自由空间中的波阻抗为 377Ω，r 为远区场点与天线之间的距离 Peak Directivity：方向性系数天线的方向性系数是指在相同的辐射功率和相同的距离的情况下，天线在最大辐射方向上的辐射功率密度与无方向性天线在该方向上的辐射功率密度的比值图片 Peak Gain：天线增益天线增益是指在相同的净输入功率和相同距离的情况下，天线在最大辐射方向上的辐射功率密度与无方向性天线在该方向上的辐射功率密度的比值图片 Peak Realized Gain：最大实际增益天线的最大实际增益是指在相同的输入功率和相同距离的情况下，天线在最大辐射方向上的辐射功率密度与无方向性天线在该方向上的辐射功率密度的比值 Front to back Ration：前后向比又称为轴比（Axis Ratio），指方向图中前后瓣的最大比值，代表天线的极化程度 3、天线阵的处理由相同的天线单元构成的天线阵的方向图等于单个天线单元的方向图与阵因子的乘积。其中，阵因子取决于天线单元之间的振幅、相位差和相对位置，与天线的类型、尺寸无关。在HFSS中，可以定义天线阵元排列结构和激励方式，然后通过仿真分析分析单个天线单元的方向图等天线参数和阵因子来仿真分析整个天线阵列的方向图等天线参数。HFSS支持两种天线阵列类型：规则排列的均匀天线阵列（Regular Uniform Array）和用户自定义排列（Custom Array）。其中用户自定义阵列：允许用户使用文本文件自定义阵因子信息，然后导入到HFSS软件中，HFSS计算得到阵因子。用户自定义阵列允许更大的灵活性，可以构造天线阵元在空间任意分布的天线阵列。

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刘航宇 2年前
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2023-03-08
天线设计2-电磁学基础与线形天线第三章辐射积分与辅助函数求解辐射场的分析中，通常需要构造辅助函数来帮助求解。常见的辅助位函数为，磁矢量A- (也称为磁矢位)。图片远场辐射很多天线的辐射场使用球面坐标来表示会较为方便，其一般形式是图片重要公式图片线形天线 Linear Wire Antenna 线形天线是最古老、最便宜、最简单、应用最广泛的天线。因此我们尝试从最小的天线结构和最简单的几何形状开始分析。我们以极小偶极子的辐射场特性为例，讲解辐射场的一般求解过程。极小偶极子 Infinitesimal Dipole 极小偶极子对应于导线很短,很细，电流近似均匀分布的情况。图片图片求解辐射场图片图片这样我们就得到了极小偶极子的辐射电场和磁场。以上的分析在源以外的区域都是有效的。功率密度和辐射电阻利用前面计算的结果和坡印廷矢量的计算公式图片辐射场分布前面所推导的极小偶极子的电磁场的分布在源以外的区域都是适用的，但在不同的区域，场的一些特性可能有所区别。近场 kr <<1 图片中场 kr>1 图片远场 kr>>1 在远场时，径向的电场几乎为0。能流密度垂直于径向，以辐射波为主。从近场到远场的过渡动画：动画方向性图片一般远场辐射特性的求解过程前面我们以极小偶极子为例，求解了极小偶极子的辐射特性。一般远场辐射特性的计算过程如下：指定电流或者磁流密度确定辅助场A 确定远场的E和H 计算(a)能流密度或(b)辐射强度计算辐射功率计算极化计算归一化的功率图计算辐射电阻和输入电阻图片有限长度偶极子极小偶极子是一种将电流分割成无数小电流源的近似，实际情况中，需要求解的往往是有限长度的偶极子。我们假设电流在导线上的分布是正弦形式的，电流密度可以写成：图片图片图片图片辐射电阻根据前面辐射功率和辐射电阻的关系，可以得到图片图片辐射电抗图片输入电阻输入端看到的电阻与天线的辐射电阻未必是相同的。因为导线上的电流分布发生了变化。图片半波偶极子图片辐射阻抗辐射电阻：图片图片

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刘航宇 2年前
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天线设计-微带天线小型化技术天线作为无线电通信的桥梁，是实现无线通信的关键。随着无线通信技术和电子技术的发展，日常生活中的无线电子产品变得越来越小，越来越薄，越来越轻，而功能变得越来越强大。天线的小型化跟不上电子设备小型化的步伐，经常成为无线电子产品体积缩小的瓶颈。理论上讲，天线的工作波长与天线尺寸成正比。换句话说，要想降低天线的工作频率就要增大天线的尺寸，这就使得天线的小型化成为了研究的难点，实现微带天线小型化设计的主要手段有: 1)提高介质基板的介电常数; 2)曲流技术; 3)短路加载技术; 4)附加有源网络; 5)应用用电磁带隙结构; 6)应用左手介质; 目录 1、提高介质基板的介电常数曲流技术贴片表面开槽接地板开槽短路加载技术附加有源网络应用用电磁带隙结构应用左手介质 1、提高介质基板的介电常数图片图片曲流技术我们知道增加天线的有效长度可以降低天线的谐振频率。曲流技术就是我们常说的表面开槽技术，它的实质就是增加了天线的有效长度，从而达到天线小型化的目的。贴片表面开槽图片图(3-1)为表面开槽后的辐射贴片电流路径分布。从图中我们可以看出辐射贴片的电流路径在开槽处发生弯曲，有效地延长了电流路径，相当于天线的有效长度变大了。从而在不改变天线几何尺寸的情况下，降低了天线的谐振频率。微带天线的辐射贴片表面上，各个共振模式的电流分布均不相同。如果在相同的共振模式下开槽，就会改变原有的共振模式的电流路径，延长电流路径,使得天线的共振波长变大。所所开凹槽的长度会影响天线的谐振频率，凹槽越长则天线的谐振频率越低。不过，所开凹槽的宽度不宜过大，太大会降低天线的辐射性能。跟采用高介质常数基底的方法一样，辐射贴片表面开槽也有其弊端。表面开槽后天线会.产生垂直于主激发面的额外电流，从而增加了天线的交叉极化，使得天线的辐射效率降低。除此之外，开槽后天线的相对辐射面积就减小了，从而影响到天线的增益。接地板开槽图片图片短路加载技术基本的矩形微带天线的为工作波长的二分之一，基本谐振模式为TM。,其电流在两个开路端之间成驻波分布。所以在两个开路端之间有--条零电位线。如果我们在此零电位线处让其接地，将微带天线的另一半舍去，就可以在开路和短路之间形成驻波分布，而不改变天线的内部场分布。这样一来天线的尺寸就减小了一半，实现了天线小型化的目的。短路加载微带天线的方法有很多，包括短路面加载，短路片加载和短路探针加载。短路加载的数量，每个短路加载的面积以及天线的高度决定了短路加载的效果。图(3-3)分别给出了不同加载方式的示意图。图片图片图(3-3a)是短路面加载的微带天线，它的尺寸缩小到了四分之一工作波长。所以此微带天线的尺寸比半波结构的微带天线尺寸减小了一-般。图(3-3a)所示的短路片加载微带天线和图(3-3b)所示的短路探针微带天线的结构比较相似，但实际上它们加载的结构带宽不一样。附加有源网络由于天线的辐射电阻会随着天线尺寸的减小而减小，所以天线尺寸的减小会降低天线的效率。除此之外，天线的带宽也常常因为天线尺寸的减小而降低。而天线性能的恶化会影响整个无线收发系统的性能，甚至使系统无法正常工作。有源网络的放大作用和阻抗补偿技术可以用来弥补由天线尺寸减小而引起的天线性能下降的问题有源天线具有以下优点: 1)频带宽; 2)高增益; 3)容易实现阻抗匹配;. 但是有源网络会影响天线的互易性。应用用电磁带隙结构电磁带隙结构(Electromagnetic B and-Gap)是周期结构的统称，包括光子带隙(Photonic Band Gap, PB)、频率选择表面(Frequency Select Surface, FS)以及光子晶体(photonic Crystal,PC)等周期结构。电磁波与周期结构互相作用的时候，会出现--些如频率禁带、通带以及频率间隙等特性。电磁带隙结构是微带辐射贴片的下方及周围、天线的基片内钻出或刻蚀出一系列间隔非常近的小孔(≤h/10)，通过改变孔间距和孔的大小来改变有效介电常数。EBG 是人造的周期性结构，在此种结构中，一-定范围内的电磁波无法传播。将电磁带隙结构附加在天线辐射贴片的背面，可以抑制天线的表面波，从而实现天线小型化的目的。目前，比较常见的电磁带隙结构有: 1)基底打孔型; 2)高阻抗表面型; 3)地面腐蚀型; 4)夹层式结构; 5)共面紧凑型; 应用左手介质图片图片图片如图(3-5)所示，将左手介质和右手介质相叠加，当电磁波在当中传播时，由于介质两边相位相反，左手介质会对右手介质进行相位补偿，相位变化会完全抵消。这样，由辐射贴片、右手介质、左手介质以及接地板所组成的微带天线的谐振方程不再依赖于d,和d，而只取决于d2/d,.由于传统的谐振腔谐振至少需要半个波长，而这种结构就突破了这个限制，从而很好地降低了天线的高度，实现了微带天线小型化的目的。

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刘航宇 2年前
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2023-03-03
天线设计1-基本参数第一章导言天线类型图片辐射机理电磁波是如何产生，并最终与天线“分离”而在自由空间中传播的呢？我们讨论以下几种辐射源的辐射原理。单根导线图片图片这一方程表示了电流和电荷之间的关系，也是电磁辐射的基本条件：要产生电磁辐射，需要有电流或电荷的加速(或减速)。要产生电荷的加速或减速，需要导线弯曲、不连续、或者端接。就如同水流一样，当管道宽度变化，流速发生变化，在管道宽度变化的区域，就有水流的加速/减速。为了定性的的了解辐射机理。考虑一个脉冲源连接到一个导线，导线与GND存在RC寄生参数，到导线通电时，导体中的电子被加速；在终端的电子被减速，即反射；从而在导线的两端和导线上产生辐射场。在这个过程中，电荷加速是外部源造成的，电场使电荷运动；电荷减速，则于是由于感应场有关的力造成的，例如导线两端的电荷积累。因此激励电场引起电荷加速，而导线阻抗不连续导致辐射的产生。传输线图片考虑一个电压源连接到图1.11(a)所示的两根导线上。导线间的交变电压使得电荷加速或减速，交变电场感应出交变的磁场，反之亦然，因此，从天线端产生了电磁波，并传播到自由空间中。结论：激发电场需要电荷，单维持电场不需要。（这就类似水波的产生）偶极子首先我们要接受电磁场传播的速度是有限的。两个偶极子在每T/2的时间内交换位置，每个T/2时间内，电场只能传播的距离。每次偶极子交换位置时，电场的极性发生了变化，因此传播的电场变成交变电场，产生交变磁场，从而形成了脱离源的电磁波。图片电流在细导线上的分布讨论天线的辐射场时，需要知道电流的分布。图片图片图片图片分析方法在过去，分析复杂天线问题通常用积分方程方法、几何衍射理论来求解。此类方法用于线型天线较为方便。然而当辐射系统为多个波长时，低频的方法计算效率不高，最近广为关注和应用的GTD/UTD方法，它是几何光学的拓展，通过引入衍射机制，克服了几何光学的局限性。有限差分时域是另一种在散射方面受到广泛关注的方法，现已应用到天线辐射问题。有限元是一种在解决天线问题中获得巨大成功的方法。遇到的挑战目前仍有许多挑战和需要解决的问题，例如单片集成MIC技术和相控阵架构依然是最具挑战的问题。复杂问题的计算电磁学。创新的天线设计。多功能、多频带、超宽带、可重构天线等。第二章天线的基本参数和FOM 在描述天线性能前，需要定义一些参数，一些参数可能是相互关联的。书中的许多带引号的定义来源于 IEEE Standard Definitions of Terms for Antennas [IEEE Std 145-1993.Reaffirmed 2004(R2004)] Radiation Pattern 辐射图在天线研究中，通常用球面坐标来表示电磁场会较为方便，因此首先介绍球面坐标系图片图片图片辐射波瓣（radiation lobe）：以辐射强度较弱的区域为边界，将辐射图分割成几个区域。最大的辐射波瓣称为主瓣（major lobe），其他则为次瓣(minor lobe)。副瓣(side lobe)通常表示功率水平最高的次瓣。后瓣(back lobe)方向与主瓣方向相反的次瓣。图片图片图片各向同性、定向、全向天线图片其中全向天线是定向天线的特殊类型。主平面对于线性极化的天线，通常用其主要平面图来描述其性能，包括：电场平面(E-plane)：包含最大电场矢量与最大辐射方向的平面。磁场平面(H-plane)：包含最大磁场矢量与最大辐射方向的平面。大多数天线的通常的做法是让至少一个电磁平面与几何平面重合。例如图2.5中，可以定义XOZ平面为电场的主平面，而XOY为磁场的主平面。图片图片 Field Regions 场区天线周围空间可分成三个区域：图片图2.8显示了，从近场到远场时，场的形状随距离的典型变化趋势。在近场中，场更加分散，几乎均匀，只有很小的变化，随着距离到辐射近场区，图案变得圆滑，逐渐形成波瓣。在远场区，形成了类似花瓣的图案。图片弧度和球面度图片图片波束宽度 HPBW Half power beam width 半波束宽度 FNBW First Null Beam width 第一组零点之间的宽度方向性定义：在给定方向上的辐射强度与各项同性源的辐射强度之比。图片波束立体角波束立体角定义：假如辐射强度是恒定的，且等于最大值，流过某一个立体角的功率等于天线辐射功率，那么该立体角称为波束立体角。图片图片图片传导效率和介电效率通常很难计算，可以通过实验测量，但也很难区分出二者，因此把两项合并成传导-介电效率极化辐射波的极化定义为：沿着传播方向观察电场的矢量箭头，随时间变化，绘制的轨迹图。极化可以分成线性、圆形和椭圆。如果电场的矢量始终沿着一条直线变化，则该电场称为线性极化；但一般而言，电场矢量箭头的路径通常是椭圆形，这称为椭圆极化。圆形和线性实际上是椭圆的特赦情况。假如有一个沿着负z轴方向传播的平面波。其电场可以写成：图片图片输入阻抗图片重要公式图片

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刘航宇 2年前
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芥末墩儿
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suppt
2025-02-13

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