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FPGA/数字IC之FIFO深度计算 FIFO的深度计算问题FIFO的最小深度问题，可以理解为两个模块之间的数据传输问题；只有在读取速度慢于写入速度的情况下，我们才需要一个FIFO，来暂时的寄存这些没有被读出去的数据；一个最主要的逻辑思想是：确定FIFO的大小，就是要找到在写入过程中没有被读取的数据的个数；即FIFO的深度等于未被读取的数据的数量。现在考虑一种实例，A时钟域数据发往B时钟域，将会出现以下几种情况：1情况1:fa>fb，且在读和写中都没有空闲周期；例如：写入频率fa = 80MHz，读取频率fb = 50MHz。突发长度即要写入的数据数目为120个。计算如下：写入一个数据需要的时间 = 1 / 80MHz = 12.5ns；写入突发事件中所有数据需要时间 = 120 * 12.5 = 1500ns；读取一个数所需时间 = 1 / 50MHz = 20ns；所有数据写入完成后使用1500ns，1500ns可以读出数据为 = 1500 / 20 = 75个。所以，要在FIFO中存储的剩余数据量为 120 - 75 = 45；故：设计的FIFO的最小深度为45！2情况2:fa>fb，两个连续的读写之间有一个时钟周期延迟；这种情况和情况1一样，仅仅是人为的制造了某种混乱；3️情况3:fa>fb，在读和写中都有空闲周期；例如：写入频率fa = 80MHz，读取频率fb = 50MHz。突发长度即要写入的数据数目为120个。两个连续的写之间空闲周期为1，两个连续的读之间空闲周期为3；计算如下：可以理解为每两个时钟周期写入一次数据，每四个时钟周期读出一个数据。写入一个数据需要的时间 = 2 (1 / 80MHz) = 2 12.5 = 25ns；写入突发事件中所有数据需要时间 = 120 * 25 = 3000ns；读取一个数所需时间 = 4 (1 / 50MHz) = 4 20 = 80ns；所有数据写入完成后使用3000ns，可以读出数据为 = 3000 / 80 = 37.5 ≈ 37个。所以，要在FIFO中存储的剩余数据量为120 - 37 = 83；故：设计的FIFO的最小深度为83！4️情况4:fa>fb，读写使能的占空比给定；例如：写入频率fa = 80MHz，读取频率fb = 50MHz。突发长度即要写入的数据数目为120个。写使能占空比为50%，读使能占空比为25%。这种情况和情况3一样，没有什么区别；【注】这里的情况2️和情况4仅仅是为了说明同一个问题可以通过不同的方式来提问。5️情况5:fa<fb，在读和写中都没有空闲周期；例如：写入频率fa = 30MHz，读取频率fb = 50MHz。突发长度即要写入的数据数目为120个。计算如下：在这种情况下，深度为1的FIFO就足够了，因为不会有任何数据的丢失，因为读比写快。6情况6:fa<fb，在读和写中都有空闲周期例如：写入频率fa = 30MHz，读取频率fb = 50MHz。突发长度即要写入的数据数目为120个。两个连续的写之间空闲周期为1，两个连续的读之间空闲周期为3；计算如下：可以理解为每两个时钟周期写入一次数据，每四个时钟周期读出一个数据。写入一个数据需要的时间 = 2 (1 / 30MHz) = 2 33.33 = 66.667ns；写入突发事件中所有数据需要时间 = 120 * 66.667 = 8000ns；读取一个数所需时间 = 4 (1 / 50MHz) = 4 20 = 80ns；所有数据写入完成后使用8000ns，可以读出数据为 8000 / 80 = 100个。所以，要在FIFO中存储的剩余数据量为120 - 100 = 20；故：设计的FIFO的最小深度为207情况7:fa=fb，在读和写中都没有空闲周期。例如：写入/读取频率fa = fb = 30MHz。突发长度即要写入的数据数目为120个。计算如下：如果clka和clkb之间没有相位差，则不需要FIFO；如果clka和clkb之间有一定的相位差，一个深度为“1”的FIFO就够了。8️情况8:fa=fb，在写和读中都有空闲周期例如：写入频率fa = 50MHz，读取频率fb = 50MHz。突发长度即要写入的数据数目为120个。两个连续的写之间空闲周期为1，两个连续的读之间空闲周期为3；计算如下：可以理解为每两个时钟周期写入一次数据，每四个时钟周期读出一个数据。写入一个数据需要的时间 = 2 (1 / 50MHz) = 2 20 = 40ns；写入突发事件中所有数据需要时间 = 120 * 40 = 4800ns；读取一个数所需时间 = 4 (1 / 50MHz) = 4 20 = 80ns；所有数据写入完成后使用4800ns，可以读出的数据为4800 / 80 = 60个。所以，要在FIFO中存储的剩余数据量为120 - 60 = 60；故：设计的FIFO的最小深度为60！情况9:数据速率如下所示；例如：写入80个数据，需要100个时钟周期，(写入的时钟随机)；读出8个数据，需要10个时钟周期，(读取的时钟随机)。计算如下：①上述表明，书写频率等于读出频率②读和写都可以在任何随机的时刻发生，以下是一些可能性。在上述情况中，完成写入所需的周期如下：在FIFO设计中，为了更稳妥的考虑，我们选择最坏的情况下进行数据传输，以此来设计FIFO的深度，以避免数据丢失；最坏的情况即：写和读之间的数据率差异应该最大，因此对于写操作，考虑最大的数据速率，对于读操作，考虑最小的数据速率。故：考虑上述可能性中的第四种情况(即所谓的“背靠背”情况)：计算如下：160个时钟周期内，写入160个数据；数据的读取率为8个数据/10个时钟周期；在160个时钟周期内可以读取的数据量为：160 * 8 / 10 = 128。因此，需要存储在FIFO中的剩余字节数为160 - 128 = 32。故：设计的FIFO的最小深度为32！1️0情况10:以不同的形式给出写入和读取的规则。例如：fa = fb / 4； Tenb = Ta * 100； enb的占空比为25%。计算如下：在这种情况下，就需要假设一些数值： 设：fb = 100MHz。则，fa = 1 / 4 * 100 = 25MHz。 则：Ta = 40ns，Tenb = 4000ns； 又因为写使能占空比25%。 则：写使能时间为4000ns / 4 = 1000ns。【注】此处认为fb为写时钟，因为只有这样，才能是写入的比读出的快，当然了，把fa当做写时钟，下面就没法算了，哈哈。突发长度 = 1000ns / 10ns = 100个； 在写入的1000ns内，可以读出 1000ns / 40ns = 25个； 所以，要在FIFO中存储的剩余数据量为100 - 25 = 75； 故：设计的FIFO的最小深度为75！例如假设两个异步时钟clk_a和clk_b，clk_a = 148.5M，clk_b = 140M。如图所示，clk_a时钟域中连续1920个16bit的数据通过data_valid标记，有效数据之后，紧接着720个无效数据时钟周期。请问，该数据通过异步fifo同步到clk_b时钟域，异步fifo的最小深度是多少？请写出计算过程。【解析】考虑情况9️中case-4案例，即所谓的“背靠背”情况：在a时钟域通过1920 * 2 = 3840个Ta传输3840个数据；Ta = 1 / 148.5MHz ≈ 6.734ns；Tb = 1 / 140MHz ≈ 7.143ns。3840 * 6.734 = 25858.56ns；在25858.56ns内，通过clk_b读取的个数为:25858.56 / 7.143 ≈ 3620个。 那么，剩余未读完的个数为3840 - 3620 = 220； 即FIFO的深度最小为220。【注】在此情况下，理解清楚规则非常之重要！对于读写同时进行的FIFO，有一个简便计算公式FIFO_Depth >= Burst_length -Burst_length (rd_clk/ wr_clk)(rd_rate)最后，需要注意的是，我们在本文通篇计算的都是最小FIFO深度，但是在实际应用中，尤其是异步FIFO的应用中，需要使用格雷码计数，这就要求FIFO的深度为2的整数次幂，否则格雷码计数到最大值跳变为0时，将出现多位变化的情况，不符合设计。异步FIFO深度不是2的整数次幂情况下，则可能需要特殊处理，需要使用别的编码方式了。

FPGA/数字IC-常考八股 各种时间概念建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器。保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打出触发器。传输延时（transmission delay）数据相对于时钟上升沿tc-q后从触发器输出至Q端，则tc-q称为寄存器的传输延时恢复时间（recovery time）原本有效的复位信号释放后，与紧跟其后的第一个时钟上升沿之间的最小时间。清除时间（removal time）时钟信号的上升沿，与紧跟其后异步复位信号从有效到无效的最小时间。亚稳态的产生在FPGA系统中，如果数据传输中不满足触发器的 Tsu 和 Th 不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。这段时间称为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上，但是稳定到0或者1，是随机的，与输入没有必然的关系。如何防止亚稳态？亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法：1 降低系统时钟频率2 用反应更快的FF3 引入同步机制，防止亚稳态传播（加两级D触发器）。4 改善时钟质量，用边沿变化快速的时钟信号多时域设计中,如何处理信号跨时域？不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响。解决方法：1 信号跨时钟域同步：当单个信号跨时钟域时，可以采用两级触发器来同步；2 数据或地址总线跨时钟域： 可以采用异步 FIFO 来实现时钟同步；3 第三种方法就是采用握手信号。什么是竞争与冒险现象?怎样判断?如何消除?在组合电路中， 门电路两个输入信号同时向相反的逻辑电平跳变称为竞争；由于竞争而在电路的输出端可能产生尖峰脉冲的现象称为竞争冒险。 （也就是由于竞争产生的毛刺叫做冒险）。判断方法：•代数法： 如果布尔式中有相反的信号则可能产生竞争和冒险现象，即逻辑函数在一定条件下可以化简成 Y=A+A’或 Y=AA’则可以判断存在竞争冒险现象（只是一个变量变化的情况） ；•卡诺图：有两个相切的卡诺圈并且相切处没有被其他卡诺圈包围，就有可能出现竞争冒险；•实验法+观察法：示波器观测；解决方法：1：加滤波电容，消除毛刺的影响；2：加选通信号，避开毛刺；3：增加冗余项消除逻辑冒险。锁存器(Latch)和寄存器(Flip-Flop)概念和区别电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。有交叉耦合的门构成的双稳态的存储原件称为触发器（寄存器）。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。latch 是电平触发， register 是边沿触发。 register 在同一时钟边沿触发下动作，符合同步电路的设计思想，而 latch 则属于异步电路设计，往往会导致时序分析困难，不适当的应用 latch 则会大量浪费芯片资源。`timescale`timescale 1ns / 1ps，含义为：时延单位为1ns，时延精度为1ps在仿真文件里面需要写，例如`timescale 10 ns / 1 ns //单位10ns，精度1ns module test; reg set; initial begin #1 set = 0; //1*10 ns = 10ns #10 set = 1; //10*10ns = 100ns end endmodule阻塞赋值&非阻塞赋值阻塞赋值“=”属于顺序执行，即下一条语句执行前，当前语句一定会执行完毕非阻塞赋值“<=”属于并行执行语句，即下一条语句的执行和当前语句的执行是同时进行的在设计电路时，always 时序逻辑块中多用非阻塞赋值，always 组合逻辑块中多用阻塞赋值；在仿真电路时，initial 块中一般多用阻塞赋值不要在一个过程结构中混合使用阻塞赋值与非阻塞赋值流水线流水线设计是verilog设计中基本功之一，是对组合逻辑系统的分割，并在各个部分之间插入寄存器，并暂存中间数据的方法。流水线操作的目的是把一个大操作分解为若干小操作，因为每一步操作变小了，所以时间更短，频率更快（面积换时间）。流水线在理各个阶段都需要增加寄存器保存中间计算状态，而且多条指令并行执行会导致功耗增加，硬件复杂度增加函数&任务函数返回一个值，而任务则不返回值函数至少要有一个输入变量，而任务可以没有或有多个任何类型的变量。函数只能与主模块共用同一个仿真时间单位，而任务可以定义自己的仿真时间单位。函数不能启动任务，而任务能够启动其他任务和函数。不可综合verilog语句（1）initial：只能在test bench中使用，不能综合。（2）events：event在同步test bench时更有用，不能综合。（3）real：不支持real数据类型的综合。（4）time：不支持time数据类型的综合。（5）force 和release：不支持force和release的综合。(6）assign 和deassign：不支持对reg 数据类型的assign或deassign进行综合，支持对wire数据类型的assign或deassign进行综合。(7) fork join：不可综合，可以使用非块语句达到同样的效果。(8) primitives：支持门级原语的综合，不支持非门级原语的综合。(9) table：不支持UDP 和table的综合。(10) 敏感列表里同时带有posedge和negedge如：always @(posedge clk or negedge clk) begin...end这个always块不可综合。(11) 同一个reg变量被多个always块驱动(12) 延时以#开头的延时不可综合成硬件电路延时，综合工具会忽略所有延时代码，但不会报错。如：a=#10 b;这里的#10是用于仿真时的延时，在综合的时候综合工具会忽略它。也就是说，在综合的时候上式等同于a=b;(13) 与X、Z的比较可能会有人喜欢在条件表达式中把数据和X(或Z)进行比较，殊不知这是不可综合的，综合工具同样会忽略。所以要确保信号只有两个状态：0或1。功耗（Power）等于处理器上的电流值与电压值的乘积，可以反应处理器最大负荷运行、满载工作时电流热效应造成热量释放的大小指标，单位为瓦(W)。总功耗由静态和动态两部分组成PGA芯片内有两种存储器资源：一种叫block ram，另一种是由LUT配置成的内部存储器（也就是分布式ram）。block ram由一定数量固定大小的存储块构成的，使用block ram，不占用额外的逻辑资源，并且速度快。但是使用的时钟消耗block ram的资源是其大小的整数倍。FPGA时钟结构：全局时钟、局部时钟和I/O时钟MMCM、PLL即时钟管理模块，用来消除时钟的延迟、抖动以及产生各种不同频率的时钟。MMCM相对PLL的优势就是相位可动态调整，但PLL占用的面积更小。一个属于单片机STM32（顺序处理） ，一个属于可编程阵列FPGA（并行处理）RAM随机读取存储器，掉电丢失 ROM只读存储器 Flash memory 是“闪存” EEPROM可以一次只擦除一个字节单端口RAM：只有一组地址线数据线 伪双口RAM，一个端口只读，一个端口只写 同步复位&异步复位同步复位：只有在时钟沿到来时复位信号才起作用，复位信号持续的时间应该超过一个时钟周期才能保证系统复位异步复位：复位信号容易受到毛刺的影响。复位结束时刻恰在亚稳态窗口内时异步复位同步释放最好当异步复位有效时，复位信号立刻复位信号释放时，会在时钟上升沿来临时，才可以恢复一些小计算总结%0表示用最少位数表示进行取模运算%时，结果值的符号位采用模运算式里第一个操作数的符号位对于有符号数来说：若符号位为1，使用>>>，高位补1；若符号位为0，使用>>>，高位补0；对于无符号数来说，无论最高位是什么，使用>>>，高位都补0。标识符可以是任意一组数字、字母、$符合和下划线的组合，但第一个字符必须是字母或者下划线

大疆题解：跨时钟域脉冲信号处理—脉冲同步器（快到慢） 问题描述sig_a 是 clka（300M）时钟域的一个单时钟脉冲信号（高电平持续一个时钟clka周期），请设计脉冲同步电路，将sig_a信号同步到时钟域 clkb（100M）中，产生sig_b单时钟脉冲信号（高电平持续一个时钟clkb周期）输出。请用 Verilog 代码描述。clka时钟域脉冲之间的间隔很大，无需考虑脉冲间隔太小的问题。电路的接口如下图所示：题解1.1 电路波形图如上图所述，aclk快时钟域发送的信号signal_a，慢时钟域的时钟bclk根本就采集不到，此时不能使用打两拍的方式，要想办法转换思路， 如果能够让同步于快时钟域aclk下的脉冲信号signal_a变长到可以让慢时钟域bclk检测到，那么这个问题就可以完美解决了。 所以先将快时钟域clka下的脉冲信号signal_a，在快时钟域clka的作用下，变为沿信号，产生一个名为adata的中间变量来作为脉冲信号signal_a的沿信号。如上图所示，每当快时钟域aclk检测到signal_a脉冲信号为高时，让adata信号取反，使得signal_a的第一个脉冲变为adata信号的上升沿，signal_a的第二个脉冲变为adata信号的下降沿，后面如果Signal_a信号还有脉冲依然是变为adata信号的上升沿和下降沿。巧妙的利用将“脉冲信号”转化为“沿信号”的思想就可以使慢时钟域的时钟bclk检测到同步于快时钟域aclk且将脉冲信号signal_a转化为沿信号adata， 相当于是把同步于快时钟域aclk的脉冲信号signal_a进行了展宽处理，这样我们就把快时钟域aclk的脉冲信号signal_a通过adata信号“沿”的形式在慢时钟域bclk中得到了保留。接着，我们再对adata信号做打两拍的处理就可以将adata信号同步到慢时钟域clkb中了。bdata0信号是adata信号在慢时钟域bclk下打的第一拍，bdata1信号是adata信号在慢速时钟域bclk下打第二拍，bdata1就是同步于慢速时钟域bclk的稳定信号。最后，采用 边沿检测 的方法，将变为bdata1信号的“沿”再转化为脉冲信号，这里我们使用的方法是采用异或门。需要注意的是不能直接使用bdata0和bdata1来产生沿标志信号，因为bdata0信号的不稳定性可能会导致产生的沿信号也不稳定，所以需要将bdata1信号再打一拍，产生signal_b信号。1.2 代码//快时钟数据同步 module pulse_detect( input clka , input clkb , input rst_n , input sig_a , output sig_b ); wire sig_a; reg adata; reg bdata0; reg bdata1; reg bdata2; always @(posedge clka or negedge rst_n) begin if(~rst_n) begin adata <= 1'd0; end else begin adata <= adata ^ sig_a; end end always @(posedge clkb or negedge rst_n) begin if(~rst_n) begin bdata0 <= 1'd0; bdata1 <= 1'd0; bdata2 <= 1'd0; end else begin bdata0 <= adata; bdata1 <= bdata0; bdata2 <= bdata1; end end assign sig_b = bdata1 ^ bdata2; endmodule注意signal_a是两个脉冲，但是使用“脉冲同步”同步到bclk时钟域确只有一个脉冲了，在使用“脉冲同步”时应注意这一点。所以，脉冲同步一般适用于单比特信号从快时钟域传递慢时钟域的场景。

超声模块HC_SR04基本原理与FPGA、STM32应用 HC-SR04硬件概述HC-SR04超声波距离传感器的核心是两个超声波传感器。一个用作发射器，将电信号转换为40 KHz超声波脉冲。接收器监听发射的脉冲。如果接收到它们，它将产生一个输出脉冲，其宽度可用于确定脉冲传播的距离。就是如此简单！该传感器体积小，易于在任何机器人项目中使用，并提供2厘米至600厘米（约1英寸至13英尺）之间出色的非接触范围检测，精度为3mm。接口定义:模式选择：测量操作:一：GPIO模式 外部MCU给模块Trig脚一个大于10uS的高电平脉冲；模块会给出一个与距离等比的高电平脉冲信号，可根据脉宽时间“T”算出： 距离=T*C/2 （C为声速）声速温度公式：c=(331.45+0.61t/℃)m•s-1 (其中330.45是在0℃） 0℃声速： 330.45M/S 20℃声速： 342.62M/S 40℃声速： 354.85M/S0℃-40℃声速误差7%左右。实际应用，如果需要精确距离值，必需要考虑温度影响，做温度补偿。二：UART模式UART 模式波特率设置： 9600 N 1 连接串口。外部MCU或PC发命令0XA0，模块完成测距后发3个返回距离数据，BYTE_H，BYTE_M与BYTE_L。距离计算方式如下（单位mm）：距离=(（BYTE_H<<16）+（BYTE_M<<8）+ BYTE_L)/1000三：IIC模式IIC地址： 0X57IIC传输格式：写数据：读数据：命令格式：向模块写入0X01，模块开始测距；等待200mS(模块最大测距时间)以上。直接读出3个距离数据。BYTE_H，BYTE_M与BYTE_L。距离计算方式如下（单位mm）：距离=(（BYTE_H<<16）+（BYTE_M<<8）+ BYTE_L)/1000FPGA实现超声测距本次测距教程一律按基本原理实现，至于UART、ICC测距原理可以网上查询FPGA 产生周期性的 TRIG 脉冲信号，使得超声波模块周期性发出测距脉冲，当这些脉冲发出后遇到障碍物返回，超声波模块将返回的脉冲处理整形后返回给 FPGA，即 ECHO 信号。我们通过对 ECHO 信号的高脉冲保持时间就可以推算出超声波脉冲和障碍物之间的距离。本实例的功能如图三所示，FPGA 产生 10us 脉冲 TRIG 给超声波测距模块，然后以 10us 为单位计算超声波测距模块返回的回响信号 ECHO 的高电平保持时间。ECHO 的高电平保持时间通过一定的换算后可以得到障碍物和超声波测距模块之间的距离（由距离公式计算&进制换算模块实现），我们将最终获得的以 mm 为单位的距离信息显示在 4 位数码管上。模块代码1、vlg_en模块 /* * @Author: Hangyu Liu * @Date: 2023-11-20 15:24:01 * @Email: hyliu@ee.ac.cn * @Descripttion: 板子时钟转化1us * @Last Modified time: 2023-11-20 15:24:01 */ //1us/50ns=20 module vlg_1us#(parameter P_CLK_PERIORD = 50) //i_clk的时钟周期50ns,20MHZ ( input i_clk, input i_rst_n, output reg o_clk //时钟周期1us ); parameter NUM_DIV = 20;// (1MHZ = 1us,20MHZ/20 = 1MHZ) reg [3:0] cnt; always @(posedge i_clk or negedge i_rst_n) begin if(!i_rst_n) begin cnt <= 4'd0; o_clk <= 1'b0; end else if(cnt == NUM_DIV/2 - 1) begin cnt <= 4'b0; o_clk <= ~o_clk; end else cnt <= cnt + 1'b1; end endmodule2、vlg_trig模块 /* * @Author: Hangyu Liu * @Date: 2023-11-20 16:50:44 * @Email: hyliu@ee.ac.cn * @Descripttion: 产生10us的触发超声信号 * @Last Modified time: 2023-11-20 16:50:44 */ module vlg_trig ( input i_rst_n, input clk_1us, //1us output reg o_trig ); reg[17:0] r_tricnt; //200ms的周期计数 1us一个单位 always @(posedge clk_1us or negedge i_rst_n)begin if(!i_rst_n) r_tricnt <= 18'd0; else if((r_tricnt == 18'd199999)) r_tricnt <= 18'd0; else r_tricnt <= r_tricnt + 1'b1; end //产生保持10us的高脉冲o_tring信号 always @(posedge clk_1us or negedge i_rst_n) begin if(!i_rst_n) o_trig<=1'b0; else if((r_tricnt > 18'd0) && (r_tricnt <= 18'd10)) o_trig <= 1'b1; //不从0开始0~9，防止出现不到10us的波干扰 else o_trig <= 1'b0; end endmodule3、vlg_echo模块module vlg_echo ( input i_clk, //1us input i_rst_n, input i_clk_1us, input i_echo, output reg[15:0] o_t_us ); reg[1:0] r_echo; wire pos_echo,neg_echo; reg r_cnt_en; reg[15:0] r_echo_cnt; //对i_echo信号同步处理，获取边沿检测信号，产生计数使能信号r_cnt_en always @(posedge i_clk or negedge i_rst_n) begin if(!i_rst_n) r_echo <= 2'd0; else r_echo <= ; //设置两个寄存器进行打拍寄存 end assign pos_echo = r_echo[0] & ~r_echo[1]; //现状态是1上状态是0，就是上升沿 assign neg_echo = ~r_echo[0] & r_echo[1]; always @(posedge i_clk or negedge i_rst_n) begin if(!i_rst_n) r_cnt_en <= 1'b0; else if(pos_echo) r_cnt_en <= 1'b1; else if(neg_echo) r_cnt_en <= 1'b0; else r_cnt_en <= r_cnt_en; end //对i_echo信号的高脉冲计时，以us为单位 always @(posedge i_clk_1us or negedge i_rst_n) begin if(!i_rst_n) r_echo_cnt <= 1'b0; else if(r_cnt_en) r_echo_cnt <= r_echo_cnt + 1'b1; else r_echo_cnt <= 1'b0; end //在下降沿对计数最大值进行保存 always @(negedge i_clk or negedge i_rst_n) begin if(!i_rst_n) o_t_us <= 16'd0; else if(neg_echo) o_t_us <= r_echo_cnt; else o_t_us <= o_t_us; end endmodule 4、顶层模块例化/*@Author: Hangyu Liu@Date: 2023-11-23 17:16:40@Email: hyliu@ee.ac.cn@Descripttion:HR04驱动模块@Last Modified time: 2023-11-23 17:16:40 */module vlg_design (input i_clk, //200MHZ input i_rst_n, input i_echo, //这是超声模块给的输入 output o_trig, output wire[15:0] w_t_us);wire clk_20MHZ;clk_div_20MHZ UU(.i_clk(i_clk), .i_rst_n(i_rst_n), .clk_div(clk_20MHZ));localparam P_CLK_PERIORD = 50;wire clk_1us;//使能时钟产生模块vlg_1us #(.P_CLK_PERIORD(P_CLK_PERIORD) //i_clk的时钟周期50ns,20MHZ)U1(.i_clk(clk_20MHZ), .i_rst_n(i_rst_n), .o_clk(clk_1us));//产生超声波测距模块的触发信号o_trigvlg_trig U2(.i_rst_n(i_rst_n), .clk_1us(clk_1us), .o_trig(o_trig));//超声波测距模块的回响信号i_echo的高电平时间采集vlg_echo U3(.i_clk(clk_20MHZ), .i_rst_n(i_rst_n), .i_clk_1us(clk_1us), .i_echo(i_echo), .o_t_us(w_t_us));endmodule## STM32(Cubemax)实现超声波测距 ### CubeMX配置STM32 1 时钟配置 这里我用的是STM32F103C8T6的核心板，时钟配置如下图，我用了8MHz的HSE，HCLK调到了最大值72MHz  2 设置输入捕获的定时器 设置定时器TIM2每1us向上计数一次，通道4为上升沿捕获并连接到超声波模块的ECHO引脚，记得开启定时器中断（涉及到捕获中断+定时器溢出中断）。  3 触发引脚 PB10接到了HC-SR04的TIRG触发引脚，默认输出低电平  4 串口配置 还要开启一个串口，以便通过串口查看测距结果  ### 编写代码 hc-sr04.hifndef HCSR04_H_define HCSR04_H_include "main.h"include "delay.h"typedef struct{uint8_t edge_state; uint16_t tim_overflow_counter; uint32_t prescaler; uint32_t period; uint32_t t1; // 上升沿时间 uint32_t t2; // 下降沿时间 uint32_t high_level_us; // 高电平持续时间 float distance; TIM_TypeDef* instance;uint32_t ic_tim_ch;HAL_TIM_ActiveChannel active_channel;}Hcsr04InfoTypeDef;extern Hcsr04InfoTypeDef Hcsr04Info;/**@description: 超声波模块的输入捕获定时器通道初始化@param *htim@param Channel@return */void Hcsr04Init(TIM_HandleTypeDef *htim, uint32_t Channel);/**@description: HC-SR04触发@param @return */void Hcsr04Start();/**@description: 定时器计数溢出中断处理函数@param main.c中重定义void HAL_TIM_PeriodElapsedCallback(TIM_HandleTypeDef htim)@return */void Hcsr04TimOverflowIsr(TIM_HandleTypeDef *htim);/**@description: 输入捕获计算高电平时间->距离@param main.c中重定义void HAL_TIM_IC_CaptureCallback(TIM_HandleTypeDef htim)@return */void Hcsr04TimIcIsr(TIM_HandleTypeDef* htim);/**@description: 读取距离@param @return */float Hcsr04Read();endif / HCSR04_H_ /hc-sr04.cinclude "hc-sr04.h"Hcsr04InfoTypeDef Hcsr04Info;/**@description: 超声波模块的输入捕获定时器通道初始化@param *htim@param Channel@return */void Hcsr04Init(TIM_HandleTypeDef *htim, uint32_t Channel) else if(Hcsr04Info.ic_tim_ch == TIM_CHANNEL_2) else if(Hcsr04Info.ic_tim_ch == TIM_CHANNEL_3) else if(Hcsr04Info.ic_tim_ch == TIM_CHANNEL_4) else if(Hcsr04Info.ic_tim_ch == TIM_CHANNEL_4) /--------[ Start The ICU Channel ]-------/ HAL_TIM_Base_Start_IT(htim); HAL_TIM_IC_Start_IT(htim, Channel);}/**@description: HC-SR04触发@param @return */void Hcsr04Start()/**@description: 定时器计数溢出中断处理函数@param main.c中重定义void HAL_TIM_PeriodElapsedCallback(TIM_HandleTypeDef htim)@return */void Hcsr04TimOverflowIsr(TIM_HandleTypeDef *htim)}/**@description: 输入捕获计算高电平时间->距离@param main.c中重定义void HAL_TIM_IC_CaptureCallback(TIM_HandleTypeDef htim)@return */void Hcsr04TimIcIsr(TIM_HandleTypeDef* htim){ if((htim->Instance == Hcsr04Info.instance) && (htim->Channel == Hcsr04Info.active_channel)) {if(Hcsr04Info.edge_state == 0) // 捕获上升沿 { // 得到上升沿开始时间T1，并更改输入捕获为下降沿 Hcsr04Info.t1 = HAL_TIM_ReadCapturedValue(htim, Hcsr04Info.ic_tim_ch); __HAL_TIM_SET_CAPTUREPOLARITY(htim, Hcsr04Info.ic_tim_ch, TIM_INPUTCHANNELPOLARITY_FALLING); Hcsr04Info.tim_overflow_counter = 0; // 定时器溢出计数器清零 Hcsr04Info.edge_state = 1; // 上升沿、下降沿捕获标志位 } else if(Hcsr04Info.edge_state == 1) // 捕获下降沿 { // 捕获下降沿时间T2，并计算高电平时间 Hcsr04Info.t2 = HAL_TIM_ReadCapturedValue(htim, Hcsr04Info.ic_tim_ch); Hcsr04Info.t2 += Hcsr04Info.tim_overflow_counter * Hcsr04Info.period; // 需要考虑定时器溢出中断 Hcsr04Info.high_level_us = Hcsr04Info.t2 - Hcsr04Info.t1; // 高电平持续时间 = 下降沿时间点 - 上升沿时间点 // 计算距离 Hcsr04Info.distance = (Hcsr04Info.high_level_us / 1000000.0) * 340.0 / 2.0 * 100.0; // 重新开启上升沿捕获 Hcsr04Info.edge_state = 0; // 一次采集完毕，清零 __HAL_TIM_SET_CAPTUREPOLARITY(htim, Hcsr04Info.ic_tim_ch, TIM_INPUTCHANNELPOLARITY_RISING); }}}/**@description: 读取距离@param @return */float Hcsr04Read() return Hcsr04Info.distance;}main.c 1、引用对应的头文件/ USER CODE BEGIN Includes /include "hc-sr04.h"include "printf.h"/ USER CODE END Includes /2、200ms测距一次/**@brief The application entry point.@retval int */int main(void){ / USER CODE BEGIN 1 // USER CODE END 1 // MCU Configuration--------------------------------------------------------// Reset of all peripherals, Initializes the Flash interface and the Systick. / HAL_Init();/ USER CODE BEGIN Init // USER CODE END Init // Configure the system clock / SystemClock_Config();/ USER CODE BEGIN SysInit // USER CODE END SysInit // Initialize all configured peripherals / MX_GPIO_Init(); MX_TIM2_Init(); MX_USART1_UART_Init(); / USER CODE BEGIN 2 / DelayInit(72); Hcsr04Init(&htim2, TIM_CHANNEL_4); // 超声波模块初始化 Hcsr04Start(); // 开启超声波模块测距 printf("hc-sr04 start!\r\n"); / USER CODE END 2 // Infinite loop / / USER CODE BEGIN WHILE / while (1) {// 打印测距结果 printf("distance:%.1f cm\r\n", Hcsr04Read()); Hcsr04Start(); DelayMs(200); // 测距周期200ms /* USER CODE END WHILE */ /* USER CODE BEGIN 3 */} / USER CODE END 3 /}3、重定义定时器的中断服务函数/ USER CODE BEGIN 4 //**@description: 定时器输出捕获中断@param *htim@return */void HAL_TIM_IC_CaptureCallback(TIM_HandleTypeDef *htim)/**@description: 定时器溢出中断@param @return */void HAL_TIM_PeriodElapsedCallback(TIM_HandleTypeDef* htim)/ USER CODE END 4 /4、串口打印结果

一张图看懂数字IC设计前后端全流程（DC ICC PT的关系） 关系图DC综合后用PrimeTime做一遍STADC的时候，通过SDC定义了很多约束,留下了很多Margin为后端，DC综合的网表是理想的状态。后端会进行Place和Route并进行CTS，这才接近于真实的电路，后端会通过QRC吐出SPEF, SPEF在转成sdf,供PT分析.此时PT分析的已经不是综合之后的网表，PT分析的是经过PR之后且CTS之后的网表。目的就是看在经过后端处理之后时序是否还signoff。前端DC综合的时候,本身也会进行timing分析，有些路径时序不收敛，DC也会报出来,如果确认这是一条真的路径. 这样你就要改RTL了. DC自己都报时序不收敛,后面也都没有做的必要了。

Microsemi Libero SOC常见问题-FPGA全局网络的设置 问题描述最近在一个FPGA工程中分配rst_n引脚时，发现rst_n引脚类型为CLKBUF，而不是常用的INBUF，在分配完引脚commit检查报错，提示需要连接到全局网络引脚上。尝试忽略这个错误，直接进行编译，在布局布线时又报错。尝试取消引脚锁定LOCK，再次commit检查成功，编译下载正常，但是功能不对，再次打开引脚分配界面，发现是rst_n对应的引脚并不是我设置的那个，看来是CLKBUF的原因。问题分析网络上搜索一些资料后，发现是在一些工程中会出现这个问题，如果rst_n信号连接了许多IP核，和很多自己写的模块，这样rst_n就需要很强的驱动能力，即扇出能力(Fan Out)，而且布线会很长，所以在分配管脚时，IDE自动添加了CLKBUF，来提供更大的驱动能力和更小的延时。那么什么是FPGA的全局时钟网络资源呢？FPGA全局布线资源简介我们知道FPGA的资源主要由以下几部分组成：可编程输入输出单元（IOB）基本可编程逻辑单元（CLB）数字时钟管理模块（DCM）嵌入块式RAM（BRAM）丰富的布线资源内嵌专用硬件 模块。我们重点介绍布线资源，FPGA中布线的长度和工艺决定着信号在的驱动能力和传输速度。FPGA的布线资源可大概分为4类：全局布线资源：芯片内部全局时钟和全局复位/置位的布线长线资源：完成芯片Bank间的高速信号和第二全局时钟信号的布线短线资源：完成基本逻辑单元之间的逻辑互连和布线分布式布线资源：用于专有时钟、复位等控制信号线。一般设计中，我们不需要直接参与布线资源的分配，IDE中的布局布线器（Place and Route）可以根据输入逻辑网表的拓扑结构，和用户设定的约束条件来自动的选择布线资源。其中全局布线资源具有最强的驱动能力和最小的延时，但是只能限制在全局管脚上，厂商会特殊设计这部分资源，如Xilinx FPGA中的全局时钟资源一般使用全铜层工艺实现，并设计了专门时钟缓冲和驱动结构，从而使全局时钟到达芯片内部的所有可配置逻辑单元（CLB）、I/O单元（IOB）和选择性块RAM（Block Select ROM）的时延和抖动都为最小。一般全局布线资源都是针对输入信号来说的，如果IDE自动把rst_n引脚优化为了全局网络，而硬件电路设计上却把rst_n分配到了普通管脚上，那么就很麻烦了，要么牺牲全局网络的优势，手动将全局网络改为普通网络，要么为了利用全局网络的优势，修改电路，重新分配硬件引脚。所以如果一些关键的信号确定了，如时钟、复位等，产品迭代修改电路时，不要轻易调整这些关键引脚。Microsemi FPGA的全局布线资源Microsemi FPGA的全局时钟管脚编号，我们可以通过官方Datasheet来找到，在手册中关于全局IO的命名规则上，有如下介绍：即只有管脚名称为GFA0/1/2，GFB0/1/2，GFC0/1/2，GCA0/1/2，GCB0/1/2，GCC0/1/2（共18个）才支持全局网络分配，而且，如果使用了GFA0引脚作为全局输入引脚，那么GFA1和GFA2都不能再作为全局网络了，其他GFC等同理，这一点在设计电路时要特别注意。对于Microsemi SmartFusion系列FPGA芯片A2F200M3F-PQ208来说，只有7个，分别是：GFA0-15、GFA1-14、GFA2-13、GCA0-145、GCA1-146、GCC2-151、GCA2-153，引脚分配如下图所示：所以在设计A2F200M3F-PQ208硬件电路时，时钟和复位信号尽量分配在这些管脚上，以获得硬件性能的最大效率。这些全局引脚的延时时间都是非常小的，具体的时间参数可以从数据手册上获得。全局网络改为普通输入像文章开头介绍的情况，IDE自动把rst_n设置为全局网络，而实际硬件却不是全局引脚，应该怎么修改为普通输入呢？即CLKBUF改为普通的INBUF？网络上zlg的教程中使用的是版本较低的Libero IDE 8.0，新版的Libero SoC改动非常大，文中介绍的修改sdc文件的方法已经不能使用了，这里提供新的修改方法——调用INBUF IP Core的方式。这里官方已经考虑到了，在官方提供的INBUF IP Core可以把CLKBUF改为INBUF。在Catalog搜索框中输入：INBUF，可以看到这里也提供了LVDS信号专用的IP Core。拖动到SmartDesign中进行连接或者在源文件中直接例化的方式调用INBUF Core：INBUF INBUF_0( // Inputs .PAD ( rst_n ), // Outputs .Y ( rst_n_Y ) );这两种方法都是一样的。添加完成之后，再进行管脚分配，可以看到rst_n已经是普通的INBUF类型了，可以进行普通管脚的分配，而且commit检查也是没有错误的。普通输入上全局网络如果布局布线器没有把我们要的信号上全局网络，如本工程的CLK信号，IDE自动生成的是INBUF类型，我们想让他变成CLKBUF，即全局网络，来获取最大的驱动能力和最小的延时。那么应该怎么办呢？这里同样要使用到一个IP Core，和INBUF类似，这个IP Core的名称是CLKBUF，同样是在Catalog目录中搜索：CLKBUF，可以看到有CLKBUF开头的很多Core，这里同样也提供了LVDS信号专用的IP Core。可以直接拖动Core到SmartDesign图形编辑窗口：或者是在源文件中以直接例化的方式调用：CLKBUF CLKBUF_0( // Inputs .PAD ( CLKA ), // Outputs .Y ( CLKA_Y ) );这两种方式都是一样的，添加完成之后，再进行管脚分配，可以看到CLKA已经是全局网络了，只能分配在全局管脚上。总结对于不同厂家的FPGA，让某个信号上全局网络的方法都不尽相同，如Xilinx的FPGA是通过BUFG Core来让信号上全局网络，而且还有带使能端的全局缓冲 BUFGCE ， BUFGMUX 的应用更为灵活，有2个输入，可通过选择端选择输出哪一个。所以，信号的全局缓冲设置要根据不同厂商Core的不同来使用。