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关于射频芯片马上懂！
一部可支持打电话、发短信、网络服务、APP应用的手机，通常包含五个部分：射频、基带、电源管理、外设、软件。 射频： 一般是信息发送和接收的部分; 基带： 一般是信息处理的部分; 电源管理： 一般是节电的部分，由于手机是能源有限的设备，所以电源管理十分重要; 外设： 一般包括LCD，键盘，机壳等; 软件： 一般包括系统、驱动、中间件、应用。 目录 射频芯片和基带芯片的关系 工作原理与电路分析 接收电路的结构和工作原理1.电路结构 2.各元件的功能与作用 3.接收信号流程 1.电路结构 2.各元件的功能与作用 3.发射信号流程 国产射频芯片产业链现状 在手机终端中，最重要的核心就是射频芯片和基带芯片。射频芯片负责射频收发、频率合成、功率放大;基带芯片负责信号处理和协议处理。那么射频芯片和基带芯片是什么关系? 射频芯片和基带芯片的关系 射频(Radio Frenquency)和基带(Base Band)皆来自英文直译。其中射频最早的应用就是Radio——无线广播(FM/AM)，迄今为止这仍是射频技术乃至无线电领域最经典的应用。 基带则是band中心点在0Hz的信号，所以基带就是最基础的信号。有人也把基带叫做“未调制信号”，曾经这个概念是对的，例如AM为调制信号(无需调制，接收后即可通过发声元器件读取内容)。 但对于现代通信领域而言，基带信号通常都是指经过数字调制的，频谱中心点在0Hz的信号。而且没有明确的概念表明基带必须是模拟或者数字的，这完全看具体的实现机制。 言归正传，基带芯片可以认为是包括调制解调器，但不止于调制解调器，还包括信道编解码、信源编解码，以及一些信令处理。而射频芯片，则可看做是最简单的基带调制信号的上变频和下变频。 所谓调制，就是把需要传输的信号，通过一定的规则调制到载波上面让后通过无线收发器(RF Transceiver)发送出去的工程，解调就是相反的过程。 工作原理与电路分析 射频简称RF射频就是射频电流，是一种高频交流变化电磁波，为是Radio Frequency的缩写，表示可以辐射到空间的电磁频率，频率范围在300KHz～300GHz之间。每秒变化小于1000次的交流电称为低频电流，大于10000次的称为高频电流，而射频就是这样一种高频电流。高频(大于10K);射频(300K-300G)是高频的较高频段;微波频段(300M-300G)又是射频的较高频段。射频技术在无线通信领域中被广泛使用，有线电视系统就是采用射频传输方式。 射频芯片指的就是将无线电信号通信转换成一定的无线电信号波形， 并通过天线谐振发送出去的一个电子元器件，它包括功率放大器、低噪声放大器和天线开关。射频芯片架构包括接收通道和发射通道两大部分。 射频电路方框图图片 接收电路的结构和工作原理 接收时，天线把基站发送来电磁波转为微弱交流电流信号经滤波，高频放大后，送入中频内进行解调，得到接收基带信息(RXI-P、RXI-N、RXQ-P、RXQ-N);送到逻辑音频电路进一步处理。 该电路掌握重点：1、接收电路结构;2、各元件的功能与作用;3、接收信号流程。 1.电路结构 接收电路由天线、天线开关、滤波器、高放管(低噪声放大器)、中频集成块(接收解调器)等电路组成。早期手机有一级、二级混频电路，其目的把接收频率降低后再解调(如下图) 接收电路方框图图片 2.各元件的功能与作用 1)、手机天线： 结构：(如下图) 由手机天线分外置和内置天线两种;由天线座、螺线管、塑料封套组成。 图片 作用：a)、接收时把基站发送来电磁波转为微弱交流电流信号。b)、发射时把功放放大后的交流电流转化为电磁波信号。 2)、天线开关： 结构：(如下图) 手机天线开关(合路器、双工滤波器)由四个电子开关构成。 图片 作用： 完成接收和发射切换; 完成900M/1800M信号接收切换。 逻辑电路根据手机工作状态分别送出控制信号(GSM-RX-EN;DCS- RX-EN;GSM-TX-EN;DCS- TX-EN)，令各自通路导通，使接收和发射信号各走其道，互不干扰。 由于手机工作时接收和发射不能同时在一个时隙工作(即接收时不发射，发射时不接收)。因此后期新型手机把接收通路的两开关去掉，只留两个发射转换开关;接收切换任务交由高放管完成。 3)、滤波器： 结构：手机中有高频滤波器、中频滤波器。 作用：滤除其他无用信号，得到纯正接收信号。后期新型手机都为零中频手机;因此，手机中再没有中频滤波器。 4)、高放管(高频放大管、低噪声放大器)： 结构：手机中高放管有两个：900M高放管、1800M高放管。都是三极管共发射极放大电路;后期新型手机把高放管集成在中频内部。 高频放大管供电图图片 作用： 对天线感应到微弱电流进行放大，满足后级电路对信号幅度的需求。 完成900M/1800M接收信号切换。 原理： 供电：900M/1800M两个高放管的基极偏压共用一路，由中频同时路提供;而两管的集电极的偏压由中频CPU根据手机的接收状态命令中频分两路送出;其目的完成900M/1800M接收信号切换。 经过滤波器滤除其他杂波得到纯正935M-960M的接收信号由电容器耦合后送入相应的高放管放大后经电容器耦合送入中频进行后一级处理。 5)、中频(射频接囗、射频信号处理器)： 结构：由接收解调器、发射调制器、发射鉴相器等电路组成;新型手机还把高放管、频率合成、26M振荡及分频电路也集成在内部(如下图)。 图片 作用： a)、内部高放管把天线感应到微弱电流进行放大; b)、接收时把935M-960M(GSM)的接收载频信号(带对方信息)与本振信号(不带信息)进行解调，得到67.707KHZ的接收基带信息; c)、发射时把逻辑电路处理过的发射信息与本振信号调制成发射中频; d)、结合13M/26M晶体产生13M时钟(参考时钟电路); e)、根据CPU送来参考信号，产生符合手机工作信道的本振信号。 3.接收信号流程 手机接收时，天线把基站发送来电磁波转为微弱交流电流信号，经过天线开关接收通路，送高频滤波器滤除其它无用杂波，得到纯正935M-960M(GSM)的接收信号，由电容器耦合送入中频内部相应的高放管放大后，送入解调器与本振信号(不带信息)进行解调，得到67.707KHZ的接收基带信息(RXI-P、RXI-N、RXQ-P、RXQ-N);送到逻辑音频电路进一步处理。 #发射电路的结构和工作原理 发射时，把逻辑电路处理过的发射基带信息调制成的发射中频，用TX-VCO把发射中频信号频率上变为890M-915M(GSM)的频率信号。经功放放大后由天线转为电磁波辐射出去。 该电路掌握重点：(1)、电路结构;(2)、各元件的功能与作用;(3)、发射信号流程。 1.电路结构 发射电路由中频内部的发射调制器、发射鉴相器;发射压控振荡器(TX-VCO)、功率放大器(功放)、功率控制器(功控)、发射互感器等电路组成。(如下图) 发射电路方框图图片 2.各元件的功能与作用 1)、发射调制器： 结构：发射调制器在中频内部，相当于宽带网络中的MOD。 作用：发射时把逻辑电路处理过的发射基带信息(TXI-P;TXI-N;TXQ-P;TXQ-N)与本振信号调制成发射中频。 2)、发射压控振荡器(TX-VCO)： 结构：发射压控振荡器是由电压控制输出频率的电容三点式振荡电路;在生产制造时集成为一小电路板上，引出五个脚：供电脚、接地脚、输出脚、控制脚、900M/1800M频段切换脚。当有合适工作电压后便振荡产生相应频率信号。 作用：把中频内调制器调制成的发射中频信号转为基站能接收的890M-915M(GSM)的频率信号。 原理：众所周知，基站只能接收890M-915M(GSM)的频率信号，而中频调制器调制的中频信号(如三星发射中频信号135M)基站不能接收的，因此，要用TX-VCO把发射中频信号频率上变为890M-915M(GSM)的频率信号。 当发射时，电源部分送出3VTX电压使TX-VCO工作，产生890M-915M(GSM)的频率信号分两路走：a)、取样送回中频内部，与本振信号混频产生一个与发射中频相等的发射鉴频信号，送入鉴相器中与发射中频进行较;若TX-VCO振荡出频率不符合手机的工作信道，则鉴相器会产生1-4V跳变电压(带有交流发射信息的直流电压)去控制TX-VCO内部变容二极管的电容量，达到调整频率准确性目的。b)、送入功放经放大后由天线转为电磁波辐射出去。 从上看出：由TX-VCO产生频率到取样送回中频内部，再产生电压去控制TX-VCO工作;刚好形成一个闭合环路，且是控制频率相位的，因此该电路也称发射锁相环电路。 3)、功率放大器(功放)： 结构：目前手机的功放为双频功放(900M功放和1800M功放集成一体)，分黑胶功放和铁壳功放两种;不同型号功放不能互换。 作用：把TX-VCO振荡出频率信号放大，获得足够功率电流，经天线转化为电磁波辐射出去。 值得注意：功放放大的是发射频率信号的幅值，不能放大他的频率。 功率放大器的工作条件： a)、工作电压(VCC)：手机功放供电由电池直接提供(3.6V); b)、接地端(GND)：使电流形成回路; c)、双频功换信号(BANDSEL)：控制功放工作于900M或工作于1800M; d)、功率控制信号(PAC)：控制功放的放大量(工作电流); e)、输入信号(IN);输出信号(OUT)。 4)、发射互感器： 结构：两个线径和匝数相等的线圈相互靠近，利用互感原理组成。 作用：把功放发射功率电流取样送入功控。 原理：当发射时功放发射功率电流经过发射互感器时，在其次级感生与功率电流同样大小的电流，经检波(高频整流)后并送入功控。 5)、功率等级信号： 所谓功率等级就是工程师们在手机编程时把接收信号分为八个等级，每个接收等级对应一级发射功率(如下表)，手机在工作时，CPU根据接的信号强度来判断手机与基站距离远近，送出适当的发射等级信号，从而来决定功放的放大量(即接收强时，发射就弱)。 附功率等级表： 图片 6)、功率控制器(功控)： 结构：为一个运算比较放大器。 作用：把发射功率电流取样信号和功率等级信号进行比较，得到一个合适电压信号去控制功放的放大量。 原理：当发射时功率电流经过发射互感器时，在其次级感生的电流，经检波(高频整流)后并送入功控;同时编程时预设功率等级信号也送入功控;两个信号在内部比较后产生一个电压信号去控制功放的放大量，使功放工作电流适中，既省电又能长功放使用寿命(功控电压高，功放功率就大)。 3.发射信号流程 当发射时，逻辑电路处理过的发射基带信息(TXI-P;TXI-N;TXQ-P;TXQ-N)，送入中频内部的发射调制器，与本振信号调制成发射中频。而中频信号基站不能接收的，要用TX-VCO把发射中频信号频率上升为890M-915M(GSM)的频率信号基站才能接收。当TX-VCO工作后，产生890M-915M(GSM)的频率信号分两路走： a)、一路取样送回中频内部，与本振信号混频产生一个与发射中频相等的发射鉴频信号，送入鉴相器中与发射中频进行较;若TX-VCO振荡出频率不符合手机的工作信道，则鉴相器会产生一个1-4V跳变电压去控制TX-VCO内部变容二极管的电容量，达到调整频率目的。 b)、二路送入功放经放大后由天线转化为电磁波辐射出去。为了控制功放放大量，当发射时功率电流经过发射互感器时，在其次级感生的电流，经检波(高频整流)后并送入功控;同时编程时预设功率等级信号也送入功控;两个信号在内部比较后产生一个电压信号去控制功放的放大量，使功放工作电流适中，既省电又能长功放使用寿命。 国产射频芯片产业链现状 在射频芯片领域，市场主要被海外巨头所垄断，国内射频芯片方面，没有公司能够独立支撑IDM的运营模式，主要为Fabless设计类公司;国内企业通过设计、代工、封装环节的协同，形成了“软IDM“”的运营模式。 图片 射频芯片设计方面，国内公司在5G芯片已经有所成绩，具有一定的出货能力。射频芯片设计具有较高的门槛，具备射频开发经验后，可以加速后续高级品类射频芯片的开发。 射频芯片封装方面，5G射频芯片一方面频率升高导致电路中连接线的对电路性能影响更大，封装时需要减小信号连接线的长度;另一方面需要把功率放大器、低噪声放大器、开关和滤波器封装成为一个模块,一方面减小体积另一方面方便下游终端厂商使用。为了减小射频参数的寄生需要采用Flip-Chip、Fan-In和Fan-Out封装技术。 Flip-Chip和Fan-In、Fan-Out工艺封装时，不需要通过金丝键合线进行信号连接，减少了由于金丝键合线带来的寄生电效应，提高芯片射频性能;到5G时代，高性能的Flip-Chip/Fan-In/Fan-Out结合Sip封装技术会是未来封装的趋势。 在射频芯片领域，市场主要被海外巨头所垄断，国内射频芯片方面，没有公司能够独立支撑IDM的运营模式，主要为Fabless设计类公司;国内企业通过设计、代工、封装环节的协同，形成了“软IDM“”的运营模式。 图片 Flip-Chip/Fan-In/Fan-Out和Sip封装属于高级封装，其盈利能力远高于传统封装。国内上市公司，形成了完整的FlipChip+Sip技术的封装能力。
VLSI&IC验证
# 射频IC
刘航宇
4年前
0
1,543
0
2022-10-11
读懂史密斯圆图
史密斯圆图能干啥用？ 史密斯圆图，就是做高频电路之间的阻抗匹配用的。所谓阻抗是电路对电的阻碍能力，它是个矢量，也就是说阻抗值是个复数。这里面既包括实部电阻成分一即与电力 "顶牛儿”的那部分阻力;也包括虚部电抗成分一就是把电力拉偏的那部分阻力。两者加一块,就叫阻抗。阻抗匹配，是电路之间连接的一-个基本要求，简单讲就是输入阻抗和输出阻抗大致相当，方向相反。如果阻抗不匹配呢?轻者电路工作效率低，重者.工作异常或直接烧毁。具体到高频电路来说，这些危害不仅都有，而且比数字电路、低频模拟电路上的危害要严重得多。那高频电路的阻抗匹配是啥标准呢?就是让输入端电阻和输出端电阻是纯阻性,而且最好等于509或752 。那原来阻抗不匹配，现在咋弄它就匹配了呢?就是在两个电路之间，接上电容、电感、传输线,微带线、变压器之类的东西。把阻抗值矫正到阻抗相等面来。史密斯圆图的主要用途，一是计算接到电路里的那些电容器、电感器的参数值的。二是用来显示某一电路的频率一阻抗特性的。 史密斯圆图怎么用? 史密斯圆图，它相当于一个地图，它上面每一个点， 都代表一个复数形式的阻抗值，而其圆心叫做匹配点，它代表了实部50om,虚部0om的理想阻抗，那就是我们要到达的地方。做阻抗匹配，就是规划一条从阻抗点走到匹配点的线路。然后呢?然后就是利用这些点位之间的差值做计算了。这个事儿我就不讲了。因为过去用纸本史密斯圆图才需要自己算，现在有很多专用软件能替我们做，不仅能算刚才我提到的那个匹配元件的电容量、电感量,还能算出谐振电路的Q值，驻波比，衰减量等等,这就用不着咱们算了，诸位知道这些概念是啥意思，就行了!至于具体怎么用史密斯圆图软件?怎么看这些数据?怎么评价匹配的效果?别着急，我们后边再聊。 史密斯圆图第二节史密斯圆图该咋看? 简言之,是看一线、两弧和两圆。 我们说过，史密斯圆图上的每个点，都有实部值和虚部值，那么图上的线,其实也只有两种，一是等实部线，二是等虚部线。读史密斯圆图，就是先沿等虚部线,找到实部值，再沿着等实部线找到虚部值。那么一线和两弧，都是等虚部线;两圆，是等实部线!接下来我们就从一线讲起，说说史密斯圆图的刻度划分刻度值 线一一根特殊的等虚部线 图片 史密斯圆图被一条名为电阻线的蓝色横线分成 上下两个半区，上半部分叫电感区， 那里所有点的虛部值都为正;下半部分叫电容区，那里所有点的虚部值都为负。而电阻线本身的虚部阻抗值不正不负，他上面每一个点的阻抗值均为0欧。所以电阻线是一根特殊的虚部线，它是我们查找实部值的一把尺子。 电阻线上有三个点，最左侧的叫短路点，他表示实部值0欧姆,虚部值也为0欧姆的情况;最右侧的叫断路点，他表示实部值无穷大，虚部值也为0欧姆的情况;而中间点,也就是圆心那是匹配点，那里的阻值是“标准阻值”，一般情况下他是50欧姆。“三点” 是史密斯圆图的基点，也是我们校正天线分析仪的起点，一定记住。 归一化处理 但是请注意!虽然电阻线是一把测量实部阻值的尺子，但是这把尺子上标的不一定是实部阻值。纸本的史密斯圆图标注的是阻抗值/标准阻值的比值，这叫归-化处理，这个值叫归-化阻抗值。下图中的小红字标的是阻抗值，而大红字标的是归一化阻抗值9。咱们先说图.上的大红字，那就是归一化之后的阻抗值。如果我们是在纸本史密斯圆图上标图，那第一步应该把阻抗值转换成归一化阻抗值。 图片 以标准阻抗50欧姆为例。我们要找100欧姆的实部值，就去电阻线上找归一化阻抗值为100欧姆/50欧姆=2的点，而图上显示"0.2" 归一化阻抗值的地方，其实际阻抗值就是0.2*50欧姆= 10欧姆,而匹配点的归一化阻抗值永远为1,这是归一化阻抗标注法的一个识别标志。为什么要用归一化阻抗值标注刻度呢?因为很多时候，我们不是要把电路匹配到50欧姆上,而是要匹配到75欧姆或者300欧姆等阻抗上。 请看下图，这是75欧姆标准电阻时，史密斯原图上的情况，其中电阻线下方写的红字是阻抗值。电阻线上方的写的红字是归一化阻抗值。 图片 第二套刻度一一导纳值和归一化导纳值 等电阻线是一把度量实部值的尺子，它有阻抗值和归一化阻抗值和两种标注方法,其实在电脑版史密斯圆图的等电阻线上，还有一套刻度。就是用大绿字标注的归一化导纳值和用小绿字标注的导纳值。 有人想问导纳值是啥?导是电阻值的倒数,纳是电抗值的倒数，导纳加一块就是导纳值，它是阻抗值的倒数，导纳值的单位是西门子，写作“S"，1S等于= 1000mS。给导纳值做归一化，也就是 将导纳值除以0.02S标准导纳值(0.02S, 其实就是1/50欧姆)。这两种标法的值，是等价的。 图片 例如，电阻线上25Ω那个点，它的导纳值为1/25Ω=0.04S，它的归一化导纳值就是0.04S/0.02S为=2。 导纳值既然和阻抗值完全等价，用法也一样，那我们要这个玩意做啥呢?简单讲，我们在标注初始阻抗点时，要根据红色的阻抗值坐标系做，而在做阻抗匹配时，则要用到绿色的导纳值坐标系。 两圆两弧---等实部圆和等虚部弧 图片 两圆---两种等实部线 讲特殊的电阻线--也就是0欧姆等虚部线之后，我们看看与电阻线相切的那些圆形。这些圆圈都是等实部线，那上面每一条线的实部值都相等。其中红色的圆圈都叫阻抗圆，而绿色的圆圈都叫导纳圆，我们在电阻线.上找到实部阻抗值或者实部导纳值之后，就要沿着阻抗圆或者电纳圆去找虚部 值。其中电阻线以上的点是正值，代表阻抗点的虚部值呈现感性，电阻线以下的点是负值，代表阻 抗点的虚部值呈现容性。 和看电阻线的规矩一-样,我们在标注初始阻抗值时只看红色的。 两弧---两种等虚部线 那么虚部值到那去查?从断路点发出，向史密斯圆图边界放射的红线叫等电抗弧;而从短路点发出，向史密斯圆图边界反射的绿线都叫等电纳弧9。这些都是等虚部线，我们找到实部值后，就是沿着实部线9到找到特定值的等虚部线,那虚部线的值标哪儿了呢，在史密斯圆图的外边界上。和刚才-个规矩，我们标初始阻抗值时是根据红色数字做的。总结一下，到底怎么读图? 总结一下，到底怎么读图? 第一步,用阻抗值除以标准电阻，得到归一化实部阻抗值和归一化虚部阻抗值。 第二步，在等电阻线上,找到归一化实部阻抗值对应的阻抗圆。 第三步，沿着阻抗圆，向上或向下旋转，找与归一化虚部阻抗值对应的等电抗弧。 第四步,做个记号，就算OK。 举个栗子~! 1002-j50Ω滴点在哪儿? 第一步，计算归一化实部阻抗值为100Ω/50Ω=2;归一化虚部阻抗值为-50Ω/50Ω=-1。 第二步,在等电阻线上,找到归一化阻抗值为2的阻抗圆。 第三步，沿着归一化阻抗值为2的阻抗圆下旋，转到-1 那个电抗弧上。 第四步，做个记号!我标的是X。 图片 那如果图.上标的是阻抗值呢? 如果是在电脑上识图，图上直接标注的阻抗值，那就更方便了，实部阻抗值标在阻抗圆上，虚部阻抗值写在电抗弧末端。我们标图的时候，不用换算，先根据实部阻抗值找到对应的阻抗圆，再沿着阻抗圆去查对应虚部阻抗值的电抗弧，然后做个记号，就OK啦~ 例如: 我要查100Ω+j50Ω的点，先找到100Ω阻抗圆，然后沿着它的轨迹上旋，到达虚部值为502的地方，然后做个标记，就是Y点。 归一化导纳值呢? 简单讲，导纳值坐标系和阻抗值的查法、标注方法完全一样。 第一步，用导纳值除以标准导纳值，得到归一化导纳值, 第二步，在等电阻线上,找到归一化实部导纳值对应的那个导纳圆。 第三步，沿着导纳圆向上或向下旋转，找与归一化虚部导纳值对应的等电纳弧。 第四步，做个记号，就算OK。 再举个栗子 0.04S+j0.02S的点在哪儿? 第一步，计算归一化实部导纳值为0.04S/0.02S=2;归一化虚部导纳值为0.02S/0.02S=1. 第二步，在等电阻线上,找到归一化导纳值为2的导纳圆。 第三步，沿着归一化导纳值为2的导纳圆上旋，转到导纳值为1的那个电纳弧上。 第四步，做个记号!即Z。 那如果图上标的是导纳值呢? 那也简单，先根据实部导纳值找到对应的导纳圆，再沿着导纳圆去查对应虚部导纳值的电纳弧，然后做个记号，就OK啦~. 例如: 我要查0.04S-j0.02S的点，先找到0.04S导纳圆，然后沿着它的轨迹下旋，到达虚部值为-0.02S的地方，然后做个标记，那就是S点。 好了~!关于怎么查史密斯圆图的事儿，我讲完了，接下来请大家做点练习，看看是否理解了。下一次我们学习如何用史密斯圆图做阻抗匹配。 读图练习 第一题，1点的阻抗值为50Ω+j50N,请问1点在图上什么位置? 第二题，2点的归一化阻抗值为0.5+j0.5，请问2点在图.上什么位置? 第三题，3点导纳值为0.04S-j0.02S,请问3点在图上什么位置? 第四题，4点归一化导纳值为0.5-j0.2,请问4点在图上什么位置? 请把上图打印出来，试着标一下，然后再看文末那个答案。 答案 图片 史密斯圆图第三节怎么用史密斯圆图软件做阻抗匹配 史密斯圆图软件做阻抗匹配有六句口诀:先设参数，后选起点，下容上感，左并右串，顺着圆走,往圆心转。 smithV3.1软件的界面，然后按着口诀顺序，一点点说。然后举个设计例子，最后讲讲注意事项。 软件界面简介 打开SmithV3.1,首先看到左侧-一个有个史密斯圆图，那是我们的操作区域。这里我要着重强调一下，电脑软件上标的都是实际阻抗值，而不是归一化阻抗值，所以我们做阻抗匹配的时候不用换算数据了，但是要在匹配之前设置好频率值和标准电阻值，否则做出来的数据会和现实完全对不上的。 图片 右侧有几个重要窗口，最顶上的是Schematic窗口，当我们在左侧史密斯圆图上用鼠标做匹配的时候,这个窗口里会显示相应的电路图，比如我图.上画的这个匹配路径对应到电路上,就是先双联13.9p电容，再并联23.4nH电感。 图片 下方这个Cursor窗口也很重要哦。它里面标注的是光标所在点的具体参数,这其中最重要的当然是VSWR驻波比、和Z阻抗值, Zo标准电阻值， Freq频率值。 这其中后两项参数是需要我们在做匹配之前要手工输入的。 先设参数，再选起点， 先设参数:就是要设置工作频率和标准阻抗这两个值。 再选起点:就是要把阻抗点的具体位置设到史密斯圆图.上。 我们点击图片 这个图标，然后在 图片 这个页面的左下角General这输入标准阻抗值50Ω，在datapoint那儿输入工作频率，默认设置是500MHz。 图片 然后我们点击 图片 按钮，软件都会弹出这个窗口。 图片 我们在这选中impedance (Ω)， 并在下面两个空里填写阻抗点的实部阻抗值和虚部阻抗值，这就样就设好起点了. 然后呢?然后就该我们添加元件了。 下容上感，左并右串 我们点击工具栏的这个部分，就可以在阻抗点上连接电容或电感了。 图片 怎么接线呢？这有两句口诀：下容上感，左并右串。那我们参照下图看一看。 图片 ”下容上感”，是说史密斯圆图的电阻线上方是电感区，下方是电容区，因此呢，我们要往下移动阻抗点，就得接电容;要往上移动阻抗点，就得接电感。那具体是串电容还是并电容,又或者是串电感还是并电感呢?我们来看下一-句左并右串。 “左并右串”，是说如果我们要沿着左侧这组蓝色的导纳圆移动阻抗点，就点击“并联元件”，也就是点工具栏上这两个按钮 图片 ；如果我们要沿着右侧这组红色的阻抗圆移动阻抗点，就点击“串联元件”，就点工具栏上的这两个按钮 图片 顺着圆走，往圆心转 那我们究竟怎么走到标准阻抗点呢?那第五句和第六句说的问题。 所谓“顺着圆走”，是说顺着右侧的50阻抗圆或顺着左侧那个20mS导纳圆走，为什么呢?因为这两个圆都与匹配点相切，所以无论我们走什么路径去匹配点，都得经过其中-一个圆，而“往圆心转”是说我们无论沿着.上面哪条弧线旋转，最终都是往史密斯圆图的中心旋转。等我们把阻抗点挪到自己认为合适的位置后，右侧Schemat窗口里也就画出来了我们的阻抗匹配电路。 一个栗子 某功率放大器的要放大100M信号，其输入阻抗值为252+j352,而信号源阻抗为50Q,现在要在 两者之间接一个匹配电路,为此我要如此操作。 先设参数:我们点击 图片 这个图标，然后在 图片 这个页面的左下角General这输入标准阻抗值50Ω，在Datapoint那儿输入工作频率100MHz。然后点ok按钮。 图片 再选起点：我们点击 图片 按钮，软件都会弹出这个窗口 图片 我们在这选中impedance,然后在下面的两个空里填入实部值25欧姆、虚部值+35欧姆,点ok就行了。这时候我们发现，史密斯圆图上会出现一个方形坐标点DP1. 图片 下容上感，左并右串。顺着圆走,往圆心转那接下来，我们就要通过连接元件，改变阻抗点的阻抗了。由于DP1位于史密斯圆图的电感区，所以我们要让他往下转，那旋转是有很多路径，我们先说最简单的，从DP1直接转到20mS导纳圆上,在顺着20mS导纳圆上继续下旋到圆心。当然这是我们的设想，实际不一定能实现，我们就先以此为目标，试试看吧。 那由于我是要向下移动阻抗点，也就是向电容区移动阻抗点，所以我要连接电容。由于我是沿着右侧的25欧姆阻抗线向下移动，左并右串，所以我应该选串联电容,也就是点 图片 我们点了串联电容按钮之后，会发现光标不能自由移动了，它只能是沿着红色的25欧姆阻抗圆移动，这就是smithV3.1软件的便利之处,他能防止我们走错路。那我们按软件限定的路线,沿着25欧姆阻抗圆下旋，发现有两次机会转到20mS导纳线上,我选哪一次呢?我们设想中是选第一次机会，但是我看到右侧Schenatic窗口里，要添加的串联电容是155pf就改主意了，因为这是个非标容量，说白了我让谁买也买不来这型号的电容。于是我继续沿着25欧姆阻抗圆向下旋转，到第二个交汇点去碰碰运气。那我到达25欧姆阻抗线与20mS导纳线第二次相交的地方一看，发现右侧Schenatic窗口里显示的是串联的是26p电容，这个参数与27p极为接近，那这容量的电容有地方买，所以我就 在这儿点下鼠标左键，图片上就出现了DP2点。 那接下来，我是要由DP2沿着20mS导纳圆上旋对吧?因为下容上感，所以我们要接电感，因为左并右串，我们要沿着左侧圆走，所以要并联电感，那我们点 图片 和第一步一样,我们还是要沿着电脑规划的线路边走边看，走到圆心时，我们发现右侧Schemat窗口里，显示的电感值是80nH左右，这个电感没啥制作难度，所以我就再次点击鼠标左键，史密斯圆图中心附近就会多出来一个DP3。 也就是路径4这个图。 图片 那我们到了这个DP3又意味着什么呢?我们别挪动光标，我们把鼠标停在DP3上，把视线挪到Cursor这个小窗上，在这我们会看到Q值0.005， VSWR1.03等参数。显然，VSWR约等于1,是个 很好的结果，实际小信号的SWR匹配到1 .5就以很好了。而大功率的通讯设备，需要尽量往小了做，做到1.2以下。 两个问题 首先，我们还可以有别的匹配路径么?当然可以，条条大路通罗马。 刚才我们走的路径是先串后并，用了一一个电容一个电感，走20mS导纳圆到的中点，也就是图上的路径1。那如果我们改走右边的509阻抗圆行么?行啊，完全可以。我们可以先并联16pf电容,再串联51pf电容。这就是路径2。 那还有别的路可走么?有啊，比如我们可以选用阻抗匹配变压器，也就是先串联47pf电容，下旋到电阻线，再使用1:1 .4的阻抗变压器，沿着等Q值弧线(也就是从短路点、断路点之间的蓝色弧线,参见文末的图例)向右移动到圆心，这就是路径39。 那还有别的么?有啊，我们还可以接电阻，走等虚部弧。比如我们可以走路径4，即先串联电阻，从DP1进到右边50Q阻抗圆.上,然后再串电容沿着50Q阻抗圆继续下旋，这也是可以的。只不过要注意两个问题，第- -点, 我们接电阻走等虚部线的时候，虽然匹配上了，但是会增加电路损耗的。第二点，由于现实中可没有合用的负阻元件卖，所以我们做匹配时绝不能沿着等虚部线退着走，也就是说不能接负阻器件，这- -点smith3.1软件考虑到了，他会限制我们那么做，但是其他软件或纸本的史密斯圆图就得注意这问题。 图片 其次，如果我们做匹配时转不到史密斯圆图的正中心(不太可能)，或者实际制作中对不到史密斯圆图中心(很常见)，那又 意味着什么? 请看下图，图上这些棕色圆圈是等VSWR圆,也就是等驻波比圆，这个驻波比圆的特点是越靠近圆心，驻波比越小，比如圆心那- -点是1.也就是说输入端送出进去多少信号，负载端就吸收多少信号，能量一点没糟践;驻波比1.5， 意味着有4%的功率撞到输出端又撞回输入端了。驻波比29,就意味着有11%的能量撞回去了。通常来说，小信号阻抗匹配电路对驻波比要求比较低，达到1.5就算良好匹配了。如果体积有限制，还可以进一步放宽一些。 但是如果是强信号，电台天线那种场合,SWR控制的就比较严格了，大功率电台,通信基站要控制在1.2以内。 图片
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刘航宇
4年前
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Verilog实现FIFO的设计
FIFO（First In First Out）是异步数据传输时经常使用的存储器。该存储器的特点是数据先进先出（后进后出）。其实，多位宽数据的异步传输问题，无论是从快时钟到慢时钟域，还是从慢时钟到快时钟域，都可以使用 FIFO 处理。 完整的 FIFO 设计见附件，包括输入数据位宽小于输出数据位宽时的异步设计和仿真。 源代码FIFO.zip 下载地址：https://wwu.lanzoub.com/iIdvu0am46cf 提取码： 目录 FIFO 原理工作流程 读写时刻 读空状态 写满状态 FIFO 设计设计要求 双口 RAM 设计 计数器设计 FIFO 设计FIFO 调用 testbench 仿真分析 FIFO 原理 工作流程 复位之后，在写时钟和状态信号的控制下，数据写入 FIFO 中。RAM 的写地址从 0 开始，每写一次数据写地址指针加一，指向下一个存储单元。当 FIFO 写满后，数据将不能再写入，否则数据会因覆盖而丢失。 FIFO 数据为非空、或满状态时，在读时钟和状态信号的控制下，可以将数据从 FIFO 中读出。RAM 的读地址从 0 开始，每读一次数据读地址指针加一，指向下一个存储单元。当 FIFO 读空后，就不能再读数据，否则读出的数据将是错误的。 FIFO 的存储结构为双口 RAM，所以允许读写同时进行。典型异步 FIFO 结构图如下所示。端口及内部信号将在代码编写时进行说明。 图片 读写时刻 关于写时刻，只要 FIFO 中数据为非满状态，就可以进行写操作；如果 FIFO 为满状态，则禁止再写数据。 关于读时刻，只要 FIFO 中数据为非空状态，就可以进行读操作；如果 FIFO 为空状态，则禁止再读数据。 不管怎样，一段正常读写 FIFO 的时间段，如果读写同时进行，则要求写 FIFO 速率不能大于读速率。 读空状态 开始复位时，FIFO 没有数据，空状态信号是有效的。当 FIFO 中被写入数据后，空状态信号拉低无效。当读数据地址追赶上写地址，即读写地址都相等时，FIFO 为空状态。 因为是异步 FIFO，所以读写地址进行比较时，需要同步打拍逻辑，就需要耗费一定的时间。所以空状态的指示信号不是实时的，会有一定的延时。如果在这段延迟时间内又有新的数据写入 FIFO，就会出现空状态指示信号有效，但是 FIFO 中其实存在数据的现象。 严格来讲该空状态指示是错误的。但是产生空状态的意义在于防止读操作对空状态的 FIFO 进行数据读取。产生空状态信号时，实际 FIFO 中有数据，相当于提前判断了空状态信号，此时不再进行读 FIFO 数据操作也是安全的。所以，该设计从应用上来说是没有问题的。 写满状态 开始复位时，FIFO 没有数据，满信号是无效的。当 FIFO 中被写入数据后，此时读操作不进行或读速率相对较慢，只要写数据地址超过读数据地址一个 FIFO 深度时，便会产生满状态信号。此时写地址和读地址也是相等的，但是意义是不一样的。 图片 此时经常使用多余的 1bit 分别当做读写地址的拓展位，来区分读写地址相同的时候，FIFO 的状态是空还是满状态。当读写地址与拓展位均相同的时候，表明读写数据的数量是一致的，则此时 FIFO 是空状态。如果读写地址相同，拓展位为相反数，表明写数据的数量已经超过读数据数量的一个 FIFO 深度了，此时 FIFO 是满状态。当然，此条件成立的前提是空状态禁止读操作、满状态禁止写操作。 同理，由于异步延迟逻辑的存在，满状态信号也不是实时的。但是也相当于提前判断了满状态信号，此时不再进行写 FIFO 操作也不会影响应用的正确性。 FIFO 设计 设计要求 为设计应用于各种场景的 FIFO，这里对设计提出如下要求： (1) FIFO 深度、宽度参数化，输出空、满状态信号，并输出一个可配置的满状态信号。当 FIFO 内部数据达到设置的参数数量时，拉高该信号。 (2) 输入数据和输出数据位宽可以不一致，但要保证写数据、写地址位宽与读数据、读地址位宽的一致性。例如写数据位宽 8bit，写地址位宽为 6bit（64 个数据）。如果输出数据位宽要求 32bit，则输出地址位宽应该为 4bit（16 个数据）。 (3) FIFO 是异步的，即读写控制信号来自不同的时钟域。输出空、满状态信号之前，读写地址信号要用格雷码做同步处理，通过减少多位宽信号的翻转来减少打拍法同步时数据的传输错误。 格雷码与二进制之间的转换如下图所示。 图片 双口 RAM 设计 RAM 端口参数可配置，读写位宽可以不一致。建议 memory 数组定义时，以长位宽地址、短位宽数据的参数为参考，方便数组变量进行选择访问。 Verilog 描述如下。 module ramdp #( parameter AWI = 5 , parameter AWO = 7 , parameter DWI = 64 , parameter DWO = 16 ) ( input CLK_WR , //写时钟 input WR_EN , //写使能 input [AWI-1:0] ADDR_WR ,//写地址 input [DWI-1:0] D , //写数据 input CLK_RD , //读时钟 input RD_EN , //读使能 input [AWO-1:0] ADDR_RD ,//读地址 output reg [DWO-1:0] Q //读数据 ); //输出位宽大于输入位宽，求取扩大的倍数及对应的位数 parameter EXTENT = DWO/DWI ; parameter EXTENT_BIT = AWI-AWO > 0 ? AWI-AWO : 'b1 ; //输入位宽大于输出位宽，求取缩小的倍数及对应的位数 parameter SHRINK = DWI/DWO ; parameter SHRINK_BIT = AWO-AWI > 0 ? AWO-AWI : 'b1; genvar i ; generate //数据位宽展宽（地址位宽缩小） if (DWO >= DWI) begin //写逻辑，每时钟写一次 reg [DWI-1:0] mem [(1<<AWI)-1 : 0] ; always @(posedge CLK_WR) begin if (WR_EN) begin mem[ADDR_WR] <= D ; end end //读逻辑，每时钟读 4 次 for (i=0; i<EXTENT; i=i+1) begin always @(posedge CLK_RD) begin if (RD_EN) begin Q[(i+1)*DWI-1: i*DWI] <= mem[(ADDR_RD*EXTENT) + i ] ; end end end end //================================================= //数据位宽缩小（地址位宽展宽） else begin //写逻辑，每时钟写 4 次 reg [DWO-1:0] mem [(1<<AWO)-1 : 0] ; for (i=0; i<SHRINK; i=i+1) begin always @(posedge CLK_WR) begin if (WR_EN) begin mem[(ADDR_WR*SHRINK)+i] <= D[(i+1)*DWO -1: i*DWO] ; end end end //读逻辑，每时钟读 1 次 always @(posedge CLK_RD) begin if (RD_EN) begin Q <= mem[ADDR_RD] ; end end end endgenerate endmodule计数器设计 计数器用于产生读写地址信息，位宽可配置，不需要设置结束值，让其溢出后自动重新计数即可。Verilg 描述如下。 module ccnt #(parameter W ) ( input rstn , input clk , input en , output [W-1:0] count ); reg [W-1:0] count_r ; always @(posedge clk or negedge rstn) begin if (!rstn) begin count_r <= 'b0 ; end else if (en) begin count_r <= count_r + 1'b1 ; end end assign count = count_r ; endmoduleFIFO 设计 该模块为 FIFO 的主体部分，产生读写控制逻辑，并产生空、满、可编程满状态信号。 鉴于篇幅原因，这里只给出读数据位宽大于写数据位宽的逻辑代码，写数据位宽大于读数据位宽的代码描述详见附件。 module fifo #( parameter AWI = 5 , parameter AWO = 3 , parameter DWI = 4 , parameter DWO = 16 , parameter PROG_DEPTH = 16) //可设置深度 ( input rstn, //读写使用一个复位 input wclk, //写时钟 input winc, //写使能 input [DWI-1: 0] wdata, //写数据 input rclk, //读时钟 input rinc, //读使能 output [DWO-1 : 0] rdata, //读数据 output wfull, //写满标志 output rempty, //读空标志 output prog_full //可编程满标志 ); //输出位宽大于输入位宽，求取扩大的倍数及对应的位数 parameter EXTENT = DWO/DWI ; parameter EXTENT_BIT = AWI-AWO ; //输出位宽小于输入位宽，求取缩小的倍数及对应的位数 parameter SHRINK = DWI/DWO ; parameter SHRINK_BIT = AWO-AWI ; //==================== push/wr counter =============== wire [AWI-1:0] waddr ; wire wover_flag ; //多使用一位做写地址拓展 ccnt #(.W(AWI+1)) u_push_cnt( .rstn (rstn), .clk (wclk), .en (winc && !wfull), //full 时禁止写 .count ({wover_flag, waddr}) ); //============== pop/rd counter =================== wire [AWO-1:0] raddr ; wire rover_flag ; //多使用一位做读地址拓展 ccnt #(.W(AWO+1)) u_pop_cnt( .rstn (rstn), .clk (rclk), .en (rinc & !rempty), //empyt 时禁止读 .count ({rover_flag, raddr}) ); //============================================== //窄数据进，宽数据出 generate if (DWO >= DWI) begin : EXTENT_WIDTH //格雷码转换 wire [AWI:0] wptr = ({wover_flag, waddr}>>1) ^ ({wover_flag, waddr}) ; //将写数据指针同步到读时钟域 reg [AWI:0] rq2_wptr_r0 ; reg [AWI:0] rq2_wptr_r1 ; always @(posedge rclk or negedge rstn) begin if (!rstn) begin rq2_wptr_r0 <= 'b0 ; rq2_wptr_r1 <= 'b0 ; end else begin rq2_wptr_r0 <= wptr ; rq2_wptr_r1 <= rq2_wptr_r0 ; end end //格雷码转换 wire [AWI-1:0] raddr_ex = raddr << EXTENT_BIT ; wire [AWI:0] rptr = ({rover_flag, raddr_ex}>>1) ^ ({rover_flag, raddr_ex}) ; //将读数据指针同步到写时钟域 reg [AWI:0] wq2_rptr_r0 ; reg [AWI:0] wq2_rptr_r1 ; always @(posedge wclk or negedge rstn) begin if (!rstn) begin wq2_rptr_r0 <= 'b0 ; wq2_rptr_r1 <= 'b0 ; end else begin wq2_rptr_r0 <= rptr ; wq2_rptr_r1 <= wq2_rptr_r0 ; end end //格雷码反解码 //如果只需要空、满状态信号，则不需要反解码 //因为可编程满状态信号的存在，地址反解码后便于比较 reg [AWI:0] wq2_rptr_decode ; reg [AWI:0] rq2_wptr_decode ; integer i ; always @(*) begin wq2_rptr_decode[AWI] = wq2_rptr_r1[AWI]; for (i=AWI-1; i>=0; i=i-1) begin wq2_rptr_decode[i] = wq2_rptr_decode[i+1] ^ wq2_rptr_r1[i] ; end end always @(*) begin rq2_wptr_decode[AWI] = rq2_wptr_r1[AWI]; for (i=AWI-1; i>=0; i=i-1) begin rq2_wptr_decode[i] = rq2_wptr_decode[i+1] ^ rq2_wptr_r1[i] ; end end //读写地址、拓展位完全相同是，为空状态 assign rempty = (rover_flag == rq2_wptr_decode[AWI]) && (raddr_ex >= rq2_wptr_decode[AWI-1:0]); //读写地址相同、拓展位不同，为满状态 assign wfull = (wover_flag != wq2_rptr_decode[AWI]) && (waddr >= wq2_rptr_decode[AWI-1:0]) ; //拓展位一样时，写地址必然不小于读地址 //拓展位不同时，写地址部分比如小于读地址，实际写地址要增加一个FIFO深度 assign prog_full = (wover_flag == wq2_rptr_decode[AWI]) ? waddr - wq2_rptr_decode[AWI-1:0] >= PROG_DEPTH-1 : waddr + (1<<AWI) - wq2_rptr_decode[AWI-1:0] >= PROG_DEPTH-1; //双口 ram 例化 ramdp #( .AWI (AWI), .AWO (AWO), .DWI (DWI), .DWO (DWO)) u_ramdp ( .CLK_WR (wclk), .WR_EN (winc & ！wfull), //写满时禁止写 .ADDR_WR (waddr), .D (wdata[DWI-1:0]), .CLK_RD (rclk), .RD_EN (rinc & !rempty), //读空时禁止读 .ADDR_RD (raddr), .Q (rdata[DWO-1:0]) ); end //============================================== //big in and small out /* else begin: SHRINK_WIDTH …… end */ endgenerate endmoduleFIFO 调用 下面可以调用设计的 FIFO，完成多位宽数据传输的异步处理。 写数据位宽为 4bit，写深度为 32。 读数据位宽为 16bit，读深度为 8，可配置 full 深度为 16。 module fifo_s2b( input rstn, input [4-1: 0] din, //异步写数据 input din_clk, //异步写时钟 input din_en, //异步写使能 output [16-1 : 0] dout, //同步后数据 input dout_clk, //同步使用时钟 input dout_en ); //同步数据使能 wire fifo_empty, fifo_full, prog_full ; wire rd_en_wir ; wire [15:0] dout_wir ; //读空状态时禁止读，否则一直读 assign rd_en_wir = fifo_empty ? 1'b0 : 1'b1 ; fifo #(.AWI(5), .AWO(3), .DWI(4), .DWO(16), .PROG_DEPTH(16)) u_buf_s2b( .rstn (rstn), .wclk (din_clk), .winc (din_en), .wdata (din), .rclk (dout_clk), .rinc (rd_en_wir), .rdata (dout_wir), .wfull (fifo_full), .rempty (fifo_empty), .prog_full (prog_full)); //缓存同步后的数据和使能 reg dout_en_r ; always @(posedge dout_clk or negedge rstn) begin if (!rstn) begin dout_en_r <= 1'b0 ; end else begin dout_en_r <= rd_en_wir ; end end assign dout = dout_wir ; assign dout_en = dout_en_r ; endmoduletestbench `timescale 1ns/1ns `define SMALL2BIG module test ; `ifdef SMALL2BIG reg rstn ; reg clk_slow, clk_fast ; reg [3:0] din ; reg din_en ; wire [15:0] dout ; wire dout_en ; //reset initial begin clk_slow = 0 ; clk_fast = 0 ; rstn = 0 ; #50 rstn = 1 ; end //读时钟 clock_slow 较快于写时钟 clk_fast 的 1/4 //保证读数据稍快于写数据 parameter CYCLE_WR = 40 ; always #(CYCLE_WR/2/4) clk_fast = ~clk_fast ; always #(CYCLE_WR/2-1) clk_slow = ~clk_slow ; //data generate initial begin din = 16'h4321 ; din_en = 0 ; wait (rstn) ; //(1) 测试 full、prog_full、empyt 信号 force test.u_data_buf2.u_buf_s2b.rinc = 1'b0 ; repeat(32) begin @(negedge clk_fast) ; din_en = 1'b1 ; din = {$random()} % 16; end @(negedge clk_fast) din_en = 1'b0 ; //(2) 测试数据读写 #500 ; rstn = 0 ; #10 rstn = 1 ; release test.u_data_buf2.u_buf_s2b.rinc; repeat(100) begin @(negedge clk_fast) ; din_en = 1'b1 ; din = {$random()} % 16; end //(3) 停止读取再一次测试 empyt、full、prog_full 信号 force test.u_data_buf2.u_buf_s2b.rinc = 1'b0 ; repeat(18) begin @(negedge clk_fast) ; din_en = 1'b1 ; din = {$random()} % 16; end end fifo_s2b u_data_buf2( .rstn (rstn), .din (din), .din_clk (clk_fast), .din_en (din_en), .dout (dout), .dout_clk (clk_slow), .dout_en (dout_en)); `else `endif //stop sim initial begin forever begin #100; if ($time >= 5000) $finish ; end end endmodule仿真分析 根据 testbench 中的 3 步测试激励，分析如下： 测试 (1) : FIFO 端口及一些内部信号时序结果如下。 由图可知，FIFO 内部开始写数据，空状态信号拉低之前有一段时间延迟，这是同步读写地址信息导致的。 由于此时没有进行读 FIFO 操作，相对于写数据操作，full 和 prog_full 拉高几乎没有延迟。 图片 测试 (2) : FIFO 同时进行读写时，数字顶层异步处理模块的端口信号如下所示，两图分别显示了数据开始传输、结束传输时的读取过程。 由图可知，数据在开始、末尾均能正确传输，完成了不同时钟域之间多位宽数据的异步处理。 图片 图片 测试 (3) ：整个 FIFO 读写行为及读停止的时序仿真图如下所示。 由图可知，读写同时进行时，读空状态信号 rempty 会拉低，表明 FIFO 中有数据写入。一方面读数据速率稍高于写速率，且数据之间传输会有延迟，所以中间过程中 rempty 会有拉高的行为。 读写过程中，full 与 prog_full 信号一直为低，说明 FIFO 中数据并没有到达一定的数量。当停止读操作后，两个 full 信号不久便拉高，表明 FIFO 已满。仔细对比读写地址信息，FIFO 行为没有问题。 图片
FPGA&ASIC
# ASIC/FPGA
刘航宇
4年前
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Verilog教程-CIC 滤波器设计
积分梳状滤波器（CIC，Cascaded Integrator Comb），一般用于数字下变频（DDC）和数字上变频（DUC）系统。CIC 滤波器结构简单，没有乘法器，只有加法器、积分器和寄存器，资源消耗少，运算速率高，可实现高速滤波，常用在输入采样率最高的第一级，在多速率信号处理系统中具有着广泛应用。 目录 DDC 原理 带通采样定理 DDC 频谱搬移 单级 CIC 滤波器 积分器 梳状器 抽取器 参数说明 多级 CIC 滤波器 CIC 滤波器设计 积分器设计 抽取器设计 梳状器设计 顶层例化 仿真结果 DDC 原理 DDC 工作原理 DDC 主要由本地振荡器（NCO） 、混频器、滤波器等组成，如下图所示。 图片 DDC 将中频信号与振荡器产生的载波信号进行混频，信号中心频率被搬移，再经过抽取滤波，恢复原始信号，实现了下变频功能。 中频数据采样时，需要很高的采样频率来确保 ADC（模数转换器）采集到信号的信噪比。经过数字下变频后，得到的基带信号采样频率仍然是 ADC 采样频率，所以数据率很高。此时基带信号的有效带宽往往已经远小于采样频率，所以利用抽取、滤波进行数据速率的转换，使采样率降低，避免资源的浪费和设计的困难，就成为 DDC 不可缺少的一部分。 而采用 CIC 滤波器进行数据处理，是 DDC 抽取滤波部分最常用的方法。 带通采样定理 在 DDC 系统中，输入的中频载波信号会根据载波频率进行频移，得到一个带通信号。如果此时仍然采用奈奎斯特采样定理，即采样频率为带通信号最高频率的两倍，那么此时所需的采样频率将会很高，设计会变的复杂。此时可按照带通采样定理来确定抽样频率。 带通采样定理：一个频带限制在$\left(f_{L}, f_{H}\right)$的连续带通信号，带宽为$\mathrm{B}=f_{H}-f_{L}$。令$0 \leq m \leq N-1$，其中 N 为不大于$f_{H} / B$的最大正整数，如果采样频率满足条件：$\frac{2 f_{H}}{m+1} \leq F_{S} \leq \frac{2 f_{L}}{m}$，$0 \leq m \leq N-1$ 则该信号完全可以由其采样值无失真的重建。 当 m=1 时，带通采样定理便是奈奎斯特采样定理。 带通采样定理的另一种描述方式为：若信号最高频率为信号带宽的整数倍，采样频率只需大于信号带宽的两倍即可，此时不会发生频谱混叠。 所以，可以认为采样频率的一半是 CIC 滤波器的截止频率。 DDC 频谱搬移 例如一个带宽信号中心频率为 60MHz，带宽为 8MHz, 则频率范围为 56MHz ~ 64MHz，m 的可取值范围为 0 ~ 7。取 m=1, 则采样频率范围为 64MHz ~ 112MHz。 取采样频率为 80MHz，设 NCO 中心频率为 20 MHz，下面讨论复信号频谱搬移示意图。 （1）考虑频谱的对称性，输入复信号的频谱示意图如下： 图片 （2）80MHz 采样频率采样后，56~64MHz 的频带被搬移到了 -24~ -16MHz 与 136 ~ 144MHz（高于采样频率被滤除）的频带处，-64~ -56MHz 的频带被搬移到 -144~ -136MHz（高于采样频率被滤除）与 16~24MHz 的频带处。 采样后频带分布如下： 图片 （3）信号经过 20MHz NCO 的正交电路后， -24~ -16MHz 的频带被搬移到 -4~4MHz 与 -44~ -36MHz 的频带处，16~24MHz 的频带被搬移到 -4~4MHz 与 36~44MHz 的频带处，如下所示。 图片 （4）此时中频输入的信号已经被搬移到零中频基带处。 -44~ -36MHz 和 36~44MHz 的带宽信号是不需要的，可以滤除；-4~4MHz 的零中频信号数据速率仍然是 80MHz，可以进行抽取降低数据速率。而 CIC 滤波，就是要完成这个过程。 上述复习了很多数字信号处理的内容，权当抛 DDC 的砖，引 CIC 的玉。 CIC 滤波器原理 单级 CIC 滤波器 设滤波器抽取倍数为 D，则单级滤波器的冲激响应为： 图片 对其进行 z 变换，可得单级 CIC 滤波器的系统函数为： 图片 令 图片 可以看出，单级 CIC 滤波器包括两个基本组成部分：积分部分和梳状部分，结构图如下： 图片 积分器 积分器是一个单级点的 IIR（Infinite Impulse Response，无限长脉冲冲激响应）滤波器，且反馈系数为 1，其状态方程和系统函数分别为： 图片 图片 梳状器 梳状器是一个 FIR 滤波器，其状态方程和系统函数分别为： 图片 图片 抽取器 在积分器之后，还有一个抽取器，抽取倍数与梳状器的延时参数是一致的。利用 z 变换的性质进行恒等变换，将抽取器移动到积分器与梳状器之间，可得到单级 CIC 滤波器结构，如下所示。 图片 参数说明 CIC 滤波器结构变换之前的参数 D 可以理解为梳状滤波器的延时或阶数；变换之后，D 的含义 变为抽取倍数，而此时梳状滤波器的延时为 1，即阶数为 1。 很多学者会引入一个变量 M，表示梳状器每一级的延时，此时梳妆部分的延时就不为 1 了。那么梳状器的系统函数就变为： 图片 其实把 DM 整体理解为单级滤波器延时，或者抽取倍数，也都是可以的。可能实现的方式或结构不同，但是最后的结果都是一样的。本次设计中，单级滤波器延时都为 M=1，即抽取倍数与滤波延时相同。 多级 CIC 滤波器 单级 CIC 滤波器的阻带衰减较差，为了提高滤波效果，抽取滤波时往往会采用多级 CIC 滤波器级联的结构。 实现多级直接级联的 CIC 滤波器在设计和资源上并不是最优的方式，需要对其结构进行调整。如下所示，将积分器和梳状滤波器分别移至一组，并将抽取器移到梳状滤波器之前。先抽取再进行滤波，可以减少数据处理的长度，节约硬件资源。 图片 当然，级联数越大，旁瓣抑制越好，但是通带内的平坦度也会变差。所以级联数不宜过多，一般最多 5 级。 CIC 滤波器设计 设计说明 CIC 滤波器本质上就是一个简单的低通滤波器，截止频率为采样频率除以抽取倍数后的一半。输入数据信号仍然是 7.5MHz 和 250KHz，采样频率 50MHz。抽取倍数设置为 5，则截止频率为 5MHz，小于 7.5MHz，可以滤除 7.5MHz 的频率成分。设计参数如下： 输入频率： 7.5MHz 和 250KHz 采样频率： 50MHz 阻带： 5MHz 阶数： 1（M=1） 级数： 3（N=3） 关于积分时中间数据信号的位宽，很多地方给出了不同的计算方式，计算结果也大相径庭。这里总结一下使用最多的计算方式： 图片 其中，D 为抽取倍数，M 为滤波器阶数，N 为滤波器级数。抽取倍数为 5，滤波器阶数为 1，滤波器级联数为 3，取输入信号数据位宽为 12bit，对数部分向上取整，则积分后数据不溢出的中间信号位宽为 21bit。 为了更加宽裕的设计，滤波器阶数如果理解为未变换结构前的多级 CIC 滤波器直接型结构，则滤波器阶数可以认为是 5，此时中间信号最大位宽为 27bit。 积分器设计 根据输入数据的有效信号的控制，积分器做一个简单的累加即可，注意数据位宽。 //3 stages integrator module integrator #(parameter NIN = 12, parameter NOUT = 21) ( input clk , input rstn , input en , input [NIN-1:0] din , output valid , output [NOUT-1:0] dout) ; reg [NOUT-1:0] int_d0 ; reg [NOUT-1:0] int_d1 ; reg [NOUT-1:0] int_d2 ; wire [NOUT-1:0] sxtx = {{(NOUT-NIN){1'b0}}, din} ; //data input enable delay reg [2:0] en_r ; always @(posedge clk or negedge rstn) begin if (!rstn) begin en_r <= 'b0 ; end else begin en_r <= {en_r[1:0], en}; end end //integrator //stage1 always @(posedge clk or negedge rstn) begin if (!rstn) begin int_d0 <= 'b0 ; end else if (en) begin int_d0 <= int_d0 + sxtx ; end end //stage2 always @(posedge clk or negedge rstn) begin if (!rstn) begin int_d1 <= 'b0 ; end else if (en_r[0]) begin int_d1 <= int_d1 + int_d0 ; end end //stage3 always @(posedge clk or negedge rstn) begin if (!rstn) begin int_d2 <= 'b0 ; end else if (en_r[1]) begin int_d2 <= int_d2 + int_d1 ; end end assign dout = int_d2 ; assign valid = en_r[2]; endmodule抽取器设计 抽取器设计时，对积分器输出的数据进行计数，然后间隔 5 个数据进行抽取即可。 module decimation #(parameter NDEC = 21) ( input clk, input rstn, input en, input [NDEC-1:0] din, output valid, output [NDEC-1:0] dout); reg valid_r ; reg [2:0] cnt ; reg [NDEC-1:0] dout_r ; //counter always @(posedge clk or negedge rstn) begin if (!rstn) begin cnt <= 3'b0; end else if (en) begin if (cnt==4) begin cnt <= 'b0 ; end else begin cnt <= cnt + 1'b1 ; end end end //data, valid always @(posedge clk or negedge rstn) begin if (!rstn) begin valid_r <= 1'b0 ; dout_r <= 'b0 ; end else if (en) begin if (cnt==4) begin valid_r <= 1'b1 ; dout_r <= din; end else begin valid_r <= 1'b0 ; end end end assign dout = dout_r ; assign valid = valid_r ; endmodule梳状器设计 梳状滤波器就是简单的一阶 FIR 滤波器，每一级的 FIR 滤波器对数据进行一个时钟延时，然后做相减即可。因为系数为 ±1，所以不需要乘法器。 module comb #(parameter NIN = 21, parameter NOUT = 17) ( input clk, input rstn, input en, input [NIN-1:0] din, input valid, output [NOUT-1:0] dout); //en delay reg [5:0] en_r ; always @(posedge clk or negedge rstn) begin if (!rstn) begin en_r <= 'b0 ; end else if (en) begin en_r <= {en_r[5:0], en} ; end end reg [NOUT-1:0] d1, d1_d, d2, d2_d, d3, d3_d ; //stage 1, as fir filter, shift and add(sub), //no need for multiplier always @(posedge clk or negedge rstn) begin if (!rstn) d1 <= 'b0 ; else if (en) d1 <= din ; end always @(posedge clk or negedge rstn) begin if (!rstn) d1_d <= 'b0 ; else if (en) d1_d <= d1 ; end wire [NOUT-1:0] s1_out = d1 - d1_d ; //stage 2 always @(posedge clk or negedge rstn) begin if (!rstn) d2 <= 'b0 ; else if (en) d2 <= s1_out ; end always @(posedge clk or negedge rstn) begin if (!rstn) d2_d <= 'b0 ; else if (en) d2_d <= d2 ; end wire [NOUT-1:0] s2_out = d2 - d2_d ; //stage 3 always @(posedge clk or negedge rstn) begin if (!rstn) d3 <= 'b0 ; else if (en) d3 <= s2_out ; end always @(posedge clk or negedge rstn) begin if (!rstn) d3_d <= 'b0 ; else if (en) d3_d <= d3 ; end wire [NOUT-1:0] s3_out = d3 - d3_d ; //tap the output data for better display reg [NOUT-1:0] dout_r ; reg valid_r ; always @(posedge clk or negedge rstn) begin if (!rstn) begin dout_r <= 'b0 ; valid_r <= 'b0 ; end else if (en) begin dout_r <= s3_out ; valid_r <= 1'b1 ; end else begin valid_r <= 1'b0 ; end end assign dout = dout_r ; assign valid = valid_r ; endmodule顶层例化 按信号的流向将积分器、抽取器、梳状器分别例化，即可组成最后的 CIC 滤波器模块。 梳状滤波器的最终输出位宽一般会比输入信号小一些，这里取 17bit。当然输出位宽完全可以与输入数据的位宽一致。 module cic #(parameter NIN = 12, parameter NMAX = 21, parameter NOUT = 17) ( input clk, input rstn, input en, input [NIN-1:0] din, input valid, output [NOUT-1:0] dout); wire [NMAX-1:0] itg_out ; wire [NMAX-1:0] dec_out ; wire [1:0] en_r ; integrator #(.NIN(NIN), .NOUT(NMAX)) u_integrator ( .clk (clk), .rstn (rstn), .en (en), .din (din), .valid (en_r[0]), .dout (itg_out)); decimation #(.NDEC(NMAX)) u_decimator ( .clk (clk), .rstn (rstn), .en (en_r[0]), .din (itg_out), .dout (dec_out), .valid (en_r[1])); comb #(.NIN(NMAX), .NOUT(NOUT)) u_comb ( .clk (clk), .rstn (rstn), .en (en_r[1]), .din (dec_out), .valid (valid), .dout (dout)); endmoduletestbench testbench 编写如下，主要功能就是不间断连续的输入 250KHz 与 7.5MHz 的正弦波混合信号数据。输入的混合信号数据也可由 matlab 生成，具体过程参考《并行 FIR 滤波器设计》一节。 module test ; parameter NIN = 12 ; parameter NMAX = 21 ; parameter NOUT = NMAX ; reg clk ; reg rstn ; reg en ; reg [NIN-1:0] din ; wire valid ; wire [NOUT-1:0] dout ; //===================================== // 50MHz clk generating localparam T50M_HALF = 10000; initial begin clk = 1'b0 ; forever begin # T50M_HALF clk = ~clk ; end end //============================ // reset and finish initial begin rstn = 1'b0 ; # 30 ; rstn = 1'b1 ; # (T50M_HALF * 2 * 2000) ; $finish ; end //======================================= // read cos data into register parameter SIN_DATA_NUM = 200 ; reg [NIN-1:0] stimulus [0: SIN_DATA_NUM-1] ; integer i ; initial begin $readmemh("../tb/cosx0p25m7p5m12bit.txt", stimulus) ; i = 0 ; en = 0 ; din = 0 ; # 200 ; forever begin @(negedge clk) begin en = 1 ; din = stimulus[i] ; if (i == SIN_DATA_NUM-1) begin i = 0 ; end else begin i = i + 1 ; end end end end cic #(.NIN(NIN), .NMAX(NMAX), .NOUT(NOUT)) u_cic ( .clk (clk), .rstn (rstn), .en (en), .din (din), .valid (valid), .dout (dout)); endmodule // test仿真结果 由下图仿真结果可知，经过 CIC 滤波器后的信号只有一种低频率信号（250KHz），高频信号（7.5MHz）被滤除了。 但是波形不是非常完美，这与设计的截止频率、数据不是持续输出等有一定关系。 此时发现，积分器输出的数据信号也非常的不规则，这与其位宽有关系。 图片 为了更好的观察积分器输出的数据，将其位宽由 21bit 改为 34bit，仿真结果如下。 此时发现，CIC 滤波器的数据输出并没有实质性的变化，但是积分器输出的数据信号呈现锯齿状，也称之为梳状。这也是梳状滤波器名字的由来。 图片
FPGA&ASIC
刘航宇
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2022-08-13
Verilog 实现并行 FIR 滤波器设计
FIR（Finite Impulse Response）滤波器是一种有限长单位冲激响应滤波器，又称为非递归型滤波器。 FIR 滤波器具有严格的线性相频特性，同时其单位响应是有限长的，因而是稳定的系统，在数字通信、图像处理等领域都有着广泛的应用。 目录 FIR 滤波器原理 并行 FIR 滤波器设计 并行设计 仿真结果 附录：matlab 使用 生成输入的混合信号 FIR 滤波器原理 FIR 滤波器是有限长单位冲击响应滤波器。直接型结构如下： 图片 FIR 滤波器本质上就是输入信号与单位冲击响应函数的卷积，表达式如下： 图片 FIR 滤波器有如下几个特性： (1) 响应是有限长序列。 (2) 系统函数在 |z| > 0 处收敛，极点全部在 z=0 处，属于因果系统。 (3) 结构上是非递归的，没有输出到输入的反馈。 (4) 输入信号相位响应是线性的，因为响应函数 h(n) 系数是对称的。 (5) 输入信号的各频率之间，相对相位差也是固定不变的。 (6) 时域卷积等于频域相乘，因此该卷积相当于筛选频谱中各频率分量的增益倍数。某些频率分量保留，某些频率分量衰减，从而实现滤波的效果。 并行 FIR 滤波器设计 设计说明 输入频率为 7.5 MHz 和 250 KHz 的正弦波混合信号，经过 FIR 滤波器后，高频信号 7.5MHz 被滤除，只保留 250KHz 的信号。设计参数如下： 输入频率： 7.5MHz 和 250KHz 采样频率： 50MHz 阻带： 1MHz ~ 6MHz 阶数： 15（N-1=15） 由 FIR 滤波器结构可知，阶数为 15 时，FIR 的实现需要 16 个乘法器，15 个加法器和 15 组延时寄存器。为了稳定第一拍的数据，可以再多用一组延时寄存器，即共用 16 组延时寄存器。由于 FIR 滤波器系数的对称性，乘法器可以少用一半，即共使用 8 个乘法器。 并行设计，就是在一个时钟周期内对 16 个延时数据同时进行乘法、加法运算，然后在时钟驱动下输出滤波值。这种方法的优点是滤波延时短，但是对时序要求比较高。 并行设计 设计中使用到的乘法器模块代码，可参考流水线式设计的乘法器。 为方便快速仿真，也可以直接使用乘号 * 完成乘法运算，设计中加入宏定义 SAFE_DESIGN 来选择使用哪种乘法器。 FIR 滤波器系数可由 matlab 生成，具体见附录。 /*********************************************************** >> V201001 : Fs：50Mhz, fstop：1Mhz-6Mhz, order： 15 ************************************************************/ `define SAFE_DESIGN module fir_guide ( input rstn, //复位，低有效 input clk, //工作频率，即采样频率 input en, //输入数据有效信号 input [11:0] xin, //输入混合频率的信号数据 output valid, //输出数据有效信号 output [28:0] yout //输出数据，低频信号，即250KHz ); //data en delay reg [3:0] en_r ; always @(posedge clk or negedge rstn) begin if (!rstn) begin en_r[3:0] <= 'b0 ; end else begin en_r[3:0] <= {en_r[2:0], en} ; end end //(1) 16 组移位寄存器 reg [11:0] xin_reg[15:0]; reg [3:0] i, j ; always @(posedge clk or negedge rstn) begin if (!rstn) begin for (i=0; i<15; i=i+1) begin xin_reg[i] <= 12'b0; end end else if (en) begin xin_reg[0] <= xin ; for (j=0; j<15; j=j+1) begin xin_reg[j+1] <= xin_reg[j] ; //周期性移位操作 end end end //Only 8 multipliers needed because of the symmetry of FIR filter coefficient //(2) 系数对称，16个移位寄存器数据进行首位相加 reg [12:0] add_reg[7:0]; always @(posedge clk or negedge rstn) begin if (!rstn) begin for (i=0; i<8; i=i+1) begin add_reg[i] <= 13'd0 ; end end else if (en_r[0]) begin for (i=0; i<8; i=i+1) begin add_reg[i] <= xin_reg[i] + xin_reg[15-i] ; end end end //(3) 8个乘法器 // 滤波器系数，已经过一定倍数的放大 wire [11:0] coe[7:0] ; assign coe[0] = 12'd11 ; assign coe[1] = 12'd31 ; assign coe[2] = 12'd63 ; assign coe[3] = 12'd104 ; assign coe[4] = 12'd152 ; assign coe[5] = 12'd198 ; assign coe[6] = 12'd235 ; assign coe[7] = 12'd255 ; reg [24:0] mout[7:0]; `ifdef SAFE_DESIGN //流水线式乘法器 wire [7:0] valid_mult ; genvar k ; generate for (k=0; k<8; k=k+1) begin mult_man #(13, 12) u_mult_paral ( .clk (clk), .rstn (rstn), .data_rdy (en_r[1]), .mult1 (add_reg[k]), .mult2 (coe[k]), .res_rdy (valid_mult[k]), //所有输出使能完全一致 .res (mout[k]) ); end endgenerate wire valid_mult7 = valid_mult[7] ; `else //如果对时序要求不高，可以直接用乘号 always @(posedge clk or negedge rstn) begin if (!rstn) begin for (i=0 ; i<8; i=i+1) begin mout[i] <= 25'b0 ; end end else if (en_r[1]) begin for (i=0 ; i<8; i=i+1) begin mout[i] <= coe[i] * add_reg[i] ; end end end wire valid_mult7 = en_r[2]; `endif //(4) 积分累加，8组25bit数据 -> 1组 29bit 数据 //数据有效延时 reg [3:0] valid_mult_r ; always @(posedge clk or negedge rstn) begin if (!rstn) begin valid_mult_r[3:0] <= 'b0 ; end else begin valid_mult_r[3:0] <= {valid_mult_r[2:0], valid_mult7} ; end end `ifdef SAFE_DESIGN //加法运算时，分多个周期进行流水，优化时序 reg [28:0] sum1 ; reg [28:0] sum2 ; reg [28:0] yout_t ; always @(posedge clk or negedge rstn) begin if (!rstn) begin sum1 <= 29'd0 ; sum2 <= 29'd0 ; yout_t <= 29'd0 ; end else if(valid_mult7) begin sum1 <= mout[0] + mout[1] + mout[2] + mout[3] ; sum2 <= mout[4] + mout[5] + mout[6] + mout[7] ; yout_t <= sum1 + sum2 ; end end `else //一步计算累加结果，但是实际中时序非常危险 reg signed [28:0] sum ; reg signed [28:0] yout_t ; always @(posedge clk or negedge rstn) begin if (!rstn) begin sum <= 29'd0 ; yout_t <= 29'd0 ; end else if (valid_mult7) begin sum <= mout[0] + mout[1] + mout[2] + mout[3] + mout[4] + mout[5] + mout[6] + mout[7]; yout_t <= sum ; end end `endif assign yout = yout_t ; assign valid = valid_mult_r[0]; endmoduletestbench testbench 编写如下，主要功能就是不间断连续的输入 250KHz 与 7.5MHz 的正弦波混合信号数据。输入的混合信号数据也可由 matlab 生成，具体见附录。 `timescale 1ps/1ps module test ; //input reg clk ; reg rst_n ; reg en ; reg [11:0] xin ; //output wire valid ; wire [28:0] yout ; parameter SIMU_CYCLE = 64'd2000 ; //50MHz 采样频率 parameter SIN_DATA_NUM = 200 ; //仿真周期 //===================================== // 50MHz clk generating localparam TCLK_HALF = 10_000; initial begin clk = 1'b0 ; forever begin # TCLK_HALF ; clk = ~clk ; end end //============================ // reset and finish initial begin rst_n = 1'b0 ; # 30 rst_n = 1'b1 ; # (TCLK_HALF * 2 * SIMU_CYCLE) ; $finish ; end //======================================= // read signal data into register reg [11:0] stimulus [0: SIN_DATA_NUM-1] ; integer i ; initial begin $readmemh("../tb/cosx0p25m7p5m12bit.txt", stimulus) ; i = 0 ; en = 0 ; xin = 0 ; # 200 ; forever begin @(negedge clk) begin en = 1'b1 ; xin = stimulus[i] ; if (i == SIN_DATA_NUM-1) begin //周期送入数据控制 i = 0 ; end else begin i = i + 1 ; end end end end fir_guide u_fir_paral ( .xin (xin), .clk (clk), .en (en), .rstn (rst_n), .valid (valid), .yout (yout)); endmodule仿真结果 由下图仿真结果可知，经过 FIR 滤波器后的信号只有一种低频率信号（250KHz），高频信号（7.5MHz）被滤除了。而且输出波形是连续的，能够持续输出。 但是，如红圈所示，波形起始部分呈不规则状态，对此进行放大。 图片 波形起始端放大后如下图所示，可见不规则波形的时间段，即两根竖线之间的时间间隔是 16 个时钟周期。 因为数据是串行输入，设计中使用了 16 组延时寄存器，所以滤波后的第一个正常点应该较第一个滤波数据输出时刻延迟 16 个时钟周期。即数据输出有效信号 valid 应该再延迟 16 个时钟周期，则会使输出波形更加完美。 图片 附录：matlab 使用 生成 FIR 滤波器系数 打开 matlab，在命令窗口输入命令： fdatool。 然后会打开如下窗口，按照 FIR 滤波器参数进行设置。 这里选择的 FIR 实现方法是最小二乘法（Least-squares），不同的实现方式滤波效果也不同。 图片 点击 File -> Export 将滤波器参数输出，存到变量 coef 中，如下图所示。 图片 此时 coef 变量应该是浮点型数据。对其进行一定倍数的相乘扩大，然后取其近似的定点型数据作为设计中的 FIR 滤波器参数。这里取扩大倍数为 2048，结果如下所示。 图片 生成输入的混合信号 利用 matlab 生成混合的输入信号参考代码如下。 信号为无符号定点型数据，位宽宽度为 12bit，存于文件 cosx0p25m7p5m12bit.txt。 clear all;close all;clc; %======================================================= % generating a cos wave data with txt hex format %======================================================= fc = 0.25e6 ; % 中心频率 fn = 7.5e6 ; % 杂波频率 Fs = 50e6 ; % 采样频率 T = 1/fc ; % 信号周期 Num = Fs * T ; % 周期内信号采样点数 t = (0:Num-1)/Fs ; % 离散时间 cosx = cos(2*pi*fc*t) ; % 中心频率正弦信号 cosn = cos(2*pi*fn*t) ; % 杂波信号 cosy = mapminmax(cosx + cosn) ; %幅值扩展到（-1,1） 之间 cosy_dig = floor((2^11-1) * cosy + 2^11) ; %幅值扩展到 0~4095 fid = fopen('cosx0p25m7p5m12bit.txt', 'wt') ; %写数据文件 fprintf(fid, '%x\n', cosy_dig) ; fclose(fid) ; %时域波形 figure(1); subplot(121);plot(t,cosx);hold on ; plot(t,cosn) ; subplot(122);plot(t,cosy_dig) ; %频域波形 fft_cosy = fftshift(fft(cosy, Num)) ; f_axis = (-Num/2 : Num/2 - 1) * (Fs/Num) ; figure(5) ; plot(f_axis, abs(fft_cosy)) ;
FPGA&ASIC
刘航宇
4年前
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2022-07-14
[Verilog]ASIC/FPGA实现边沿检测电路（上升/下降沿）
目录 1、什么是边沿检测 2、采用1级触发器的边沿检测电路设计（以下降沿为例）2.1、设计方法 2.2、Verilog实现 2.3、RTL电路 2.4、Testbench 2.5、仿真结果 3、采用2级触发器的边沿检测电路（以下降沿为例）3.1、设计方法 3.2、Verilog实现 3.3、RTL电路 3.4、Testbench 3.5、仿真结果 4、参考文献 1、什么是边沿检测 边沿检测用于检测信号的上升沿或下降沿，通常用于使能信号的捕捉等场景。 2、采用1级触发器的边沿检测电路设计（以下降沿为例） 2.1、设计方法 设计波形图如下所示： 图片 各信号说明如下： sys_clk：基准时钟信号（这里设定为50MHz，周期20ns） sys_rst_n：低电平有效的复位信号 in：输入信号，需要对其进行下降沿检测 ~in：输入信号的反相信号 in_d1：对输入信号寄存一拍 in_neg：得到的下降沿指示信号，该信号为 ind1 && ~in 对上图进行分析： 信号in是我们需要对其进行下降沿检测的信号 信号~in是将信号in反向 信号in_d1是使用寄存器寄存in信号，即对其进行打拍，或者说是同步到系统时钟域下 输入信号开始为高电平，在L2处变为低电平，产生第1个下降沿，在L5出产生第2个下降沿 A处为产生的第1个下降沿指示信号，B处为产生的第2个下降沿指示信号 由此我们可以推导出边沿检测信号产生的一般方法： 将需要检测的信号寄存一拍，同步到系统时钟域下，得到信号 in_d1 将需要检测的信号反向，得到信号 ~in 将信号 in_d1 反向，得到信号 ~in_d1 通过组合逻辑电路可以得到下降沿信号 in_neg：assign in_neg = ~in && in_d1 同样通过组合逻辑电路可以得到上升沿信号 in_pos：assign in_pos = in && ~in_d1 双边沿检测就是将上两条加（或运算）起来就可以了，化简后有：双边沿信号 in_both = in ^ ind1 2.2、Verilog实现 根据上文分析不难编写Verilog代码如下： //使用1级寄存器的下降沿检测电路 module detect_1 ( input sys_clk, //时钟（设定为 50MHz） input sys_rst_n, //复位信号（n 表示低电平有效） input in, //需要进行下降沿检测的输入信号 output in_neg //输出的下降沿指示信号 ); //reg 定义 reg in_d1; //寄存一拍的信号 assign in_neg = ~in && in_d1; //组合逻辑得到下降沿 //上升沿： assign in_pos = in && ~in_d1; //双边沿： assign in_pos = in ^ in_d1; //寄存模块，将输入信号打一拍 always@(posedge sys_clk or negedge sys_rst_n)begin if(!sys_rst_n) in_d1 <= 1'b0; //复位清零 else in_d1 <= in; //寄存一拍 end endmodule2.3、RTL电路 图片 上图为生成的RTL电路：该电路由一级D触发器+与逻辑门构成。 2.4、Testbench Testbench文件需要例化刚刚设计好的模块，并设置好激励。 `timescale 1ns/1ns //时间刻度：单位1ns,精度1ns module tb_detect_1(); //仿真模块 //输入reg 定义 reg sys_clk; reg sys_rst_n; reg in; //输出wire定义 wire in_neg; //设置初始化条件和输入激励 initial begin sys_clk = 1'b0; //初始时钟为0 sys_rst_n <= 1'b0; //初始复位 in <= 1'b0; //初始化输入信号 /*****以下部分为设置的激励，以产生2个下降沿*******/ #10 //10个时间单位后 sys_rst_n <= 1'b1; //拉高复位（此时复位无效） in <= 1'b1; //拉高输入 #20 //20个时间单位后 in <= 1'b0; //拉低输入，制造第1个下降沿 #80 //80个时间单位后 in <= 1'b1; //拉高输入 #60 //60个时间单位后 in <= 1'b0; //拉低输入，制造第2个下降沿 end //always代表重复进行，#10代表每10个时间单位 //每10个时间单位反转时钟，即时钟周期为20个时间单位（20ns） always #10 sys_clk = ~sys_clk; //例化被测试模块 detect_1 detect_1_inst ( .sys_clk (sys_clk ), .sys_rst_n (sys_rst_n ), .in (in), .in_neg (in_neg) ); endmodule 2.5、仿真结果 使用ModelSim执行仿真，仿真出来的波形如所示： 图片 从波形图可以看到： 10ns后停止复位 在第1条参考线处输入信号 in 产生了第1个下降沿信号 在第3条参考线处输入信号 in 产生了第2个下降沿信号 在第1条参考线和第2条参考线之间的产生了一个周期的下降沿指示信号 in_neg 在第3条参考线和第4条参考线之间的产生了一个周期的下降沿指示信号 in_neg 3、采用2级触发器的边沿检测电路（以下降沿为例） 3.1、设计方法 设计波形图如下所示： 图片 各信号说明如下： sys_clk：基准时钟信号（这里设定为50MHz，周期20ns） sys_rst_n：低电平有效的复位信号 in：输入信号，需要对其进行下降沿检测 in_d1：对输入信号寄存1拍 in_d2：对输入信号寄存2拍 ~in_d1：in_d1信号的反相信号 in_neg：得到的下降沿指示信号，该信号为 ~ind1 && ind2 对上图进行分析： 信号in是我们需要对其进行下降沿检测的信号 信号in_d1是使用寄存器寄存in信号，即对其打1拍 信号in_d2是使用寄存器寄存in_d1信号，即对其打1拍 信号~in_d1是将信号in_d1反向 输入信号开始为高电平，在L2处变为低电平，产生第1个下降沿，在L5出产生第2个下降沿 A处为产生的第1个下降沿指示信号，B处为产生的第2个下降沿指示信号 输出的下降沿指示信号落后下降沿一个时钟周期，这是因为对输入信号进行了寄存以消除亚稳态 由此我们可以推导出边沿检测信号产生的一般方法： 将需要检测的信号分别寄存1拍、2拍，同步到系统时钟域下，得到信号 in_d1、in_d2 将in_d1信号反向，得到信号 ~in_d1 将in_d2信号反向，得到信号 ~in_d2 通过组合逻辑电路可以得到下降沿信号 in_neg：assign in_neg = ~in_d1 && in_d2 同样通过组合逻辑电路可以得到上升沿信号 in_pos：assign in_pos = in_d1 && ~in_d2 双边沿检测就是将上两条加（或运算）起来就可以了，化简后有：双边沿信号 in_both = in_d1 ^ in_d2 3.2、Verilog实现 根据上文分析不难编写Verilog代码如下： //使用1级寄存器的下降沿检测电路 module detect_2 ( input sys_clk, //时钟（设定为 50MHz） input sys_rst_n, //复位信号（n 表示低电平有效） input in, //需要进行下降沿检测的输入信号 output in_neg //输出的下降沿指示信号 ); //reg 定义 reg in_d1; //寄存1拍的信号 reg in_d2; //寄存2拍的信号 assign in_neg = ~in_d1 && in_d2;//组合逻辑得到下降沿 //上升沿： assign in_pos = in && ~in_d1; //双边沿： assign in_pos = in ^ in_d1; //寄存模块，将输入信号打1拍、打2拍 always@(posedge sys_clk or negedge sys_rst_n)begin if(!sys_rst_n)begin in_d1 <= 1'b0; //复位清零 in_d2 <= 1'b0; end else begin in_d1 <= in; //寄存1拍 in_d2 <= in_d1; //寄存2拍 end end endmodule3.3、RTL电路 图片 上图为生成的RTL电路：该电路由2级D触发器+与逻辑门构成。 3.4、Testbench Testbench文件同2.4章。 3.5、仿真结果 使用ModelSim执行仿真，仿真出来的波形如所示： 图片 从波形图可以看到： 10ns后停止复位 在第1条参考线处输入信号 in 产生了第1个下降沿信号 在第4条参考线处输入信号 in 产生了第2个下降沿信号 在第2条参考线和第3条参考线之间的产生了一个周期的下降沿指示信号 in_neg 在第5条参考线和第6条参考线之间的产生了一个周期的下降沿指示信号 in_neg 两级寄存器构成的边沿检测电路可以有效的防止亚稳态的产生，产生的使能信号会落后一个时钟周期。 4、参考文献 【从零开始走进FPGA】你想干嘛——边沿检测技术 FPGA的边沿检测 FPGA基础入门篇(四) 边沿检测电路
FPGA&ASIC
刘航宇
4年前
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【Verilog】卡诺图到电路Karnaugh Map to Circuit
目录 问题描述一问题解答 问题描述二问题解答 问题描述三问题解答 问题描述一 具有四个输入 (a,b,c,d) 的单输出数字系统在输入出现 2、7 或 15 时产生逻辑 1，当输入出现 0、1、4、5、6、9、10、13或14 时产生逻辑 0 。数字 3、8、11 和 12 的输入条件从未出现在此系统中。例如，7 对应于分别设置a,b,c,d为0、1、1、1。确定最小SOP形式的输出out_sop，以及最小POS形式的输出out_pos。 问题解答 （1）根据题意可以画出如下卡诺图： 图片 （2）随后进行卡诺图的化简： 最小SOP：采用圈1法，如图中蓝色和绿色实线所示，合并标1的最小项，即。 最小POS：采用圈0法，如图中红、黄、深蓝色虚线所示，合并标0的最小项，得到$L=c d+\bar{a} \bar{b} c$ 通过将该逻辑表达式进行化简，可以得到。$L=c \cdot(\bar{b}+\bar{c}+d) \cdot(\bar{a}+\bar{c}+d)$ 得到该卡诺图的逻辑表达式后，便可以开始编写verilog代码。 module top_module ( input a, input b, input c, input d, output out_sop, output out_pos ); assign out_sop = (c&d)|(~a&~b&c); //sop assign out_pos = c&(~b|~c|d)&(~a|~c|d); //pos endmodule问题描述二 得出下面卡诺图中显示的函数 f。 图片 问题解答 采用圈0法，如下图所示。 图片 合并标0的最小项，得到$\bar{L}=\overline{x_{1}} \overline{x_{3}}+\overline{x_{3}} \overline{x_{4}}+x_{1} \overline{x_{2}}+x_{1} x_{3}$将该表达式化简，可以得到：$L=\left(x_{1}+x_{3}\right) \cdot\left(x_{3}+x_{4}\right) \cdot\left(\bar{X}_ {1}+x_{2}\right) \cdot\left(\bar{X}_{1}+\bar{X}_{3}\right)$得到该卡诺图的逻辑表达式后，便可以开始编写verilog代码。 module top_module ( input [4:1] x, output f ); assign f = (x[1]|x[3])&(x[3]|x[4])&(~x[1]|x[2])&(~x[1]|~x[3]); endmodule问题描述三 得出下面卡诺图中显示的函数 f。（原试题要求简化 SOP 和 POS 形式的函数。） 图片 问题解答 最小SOP：采用圈1法，如下图所示。 图片 合并标1的最小项，得到$L=\overline{x_{2}} \overline{x_{4}}+\bar{X}_ {1} x_{3}+x_{2} x_{3} x_{4}$ 最小POS：采用圈0法，如下图所示。 图片 合并标0的最小项，得到$\bar{L}=\overline{x_{3}} \overline{x_{4}}+x_{2} \overline{x_{3}}+x_{1} x_{2} \overline{x_{4}}+x_{1} \overline{x_{2}} x_{4}$，通过化简该逻辑表达式，可以得到：$L=\left(x_{3}+\overline{x_{4}}\right) \cdot\left(\overline{x_{2}}+x_{3}\right) \cdot\left(\overline{x_{1}}+\overline{x_{2}}+x_{4}\right) \cdot\left(\overline{x_{1}}+x_{2}+\overline{x_{4}}\right)$得到该卡诺图的逻辑表达式后，便可以开始编写verilog代码。 module top_module ( input [4:1] x, output f ); //assign f = (~x[2]&~x[4])|(~x[1]&x[3])|(x[2]&x[3]&x[4]); //sop assign f = (x[3]|~x[4])&(~x[2]|x[3])&(~x[1]|~x[2]|x[4])&(~x[1]|x[2]|~x[4]); //pos endmodule
FPGA&ASIC
刘航宇
4年前
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GUN Radio实战信号源设计&USRP发射接收波形信号
目录 信号源设计 用 USRP 发射接收波形信号 信号源设计 目标：创建一个正弦波，并使用时域 Scope Sink 查看生成的波形。了解基本的流程图构建和常用模块的使用。 1.在终端窗口中输入：gnuradio-companion 打开 GRC 软件。 2.将 Options 模块的 ID 属性设置为 LAB2，Generate Options 属性设置为 QT GUI。 3.使用快捷键 Ctrl+F 或点击菜单栏中的 搜索图标 查找模块 signal source 信号 发生模块，和 scope sink 图形显示模块。双击或拖动模块到画布上。 图片 由于 GNU 中 scope 模块只有 WX GUI 类型的，如下图所示 图片 所以我们需要将 Options 模块的 Generate Options 属性值相应的改为 WX GUI。否则程序将会报错并不能被执行。如下图所示，连接 Signal Source 模块 和 WX GUI Scope Sink 模块，而 WX GUI Scope Sink 模块为红色，点击工具栏中的运行按钮会显示出错误原因： 图片 5.此时，若我们想在程序运行时，在 GUI 界面能够随时改变频率的值，则需要添加 WX GUI Slider 模块。 图片 6.为了防止 CPU 过载，我们添加一个 Throttle 模块。Throttle 模块主要起到限速的作用，设置高的速率，程序执行的快，设置低的速率程序行的慢。当有硬件连接的时候，我们不需要 Throttle 模块，因为硬件本身就对速率有了限制。 这里我们讲一下，为什么所有的流程图都要用 Throttle 模块，先看下使用了与没有使用 Throttle 模块的正弦波流程图上的系统资源监控对比： 图片 下图为 Throttle 为不同值时，CPU 的使用速率。 图片 Throttle 模块的作用可以理解为限速：速度越高我们流程图运行的速度越高，速度越低流程图运行的速度越低。我们如果将 Throttle 模块的采样率调到1e6比调到 1e3(CPU 配置低就调的更低一些防止跑死)的 CPU 负载要高很多。 7.在桌面创建一个 LAB-LW 的文件夹，将刚刚连接好的程序保件夹中，并将其保存为 LAB1.grc。 整体流程框图： 图片 流程结果图： 图片 用 USRP 发射接收波形信号 目标：学会使用 USRP 设备利用现有的程序进行简单的修改实现简单的发送接收。 并熟悉 UHD 模块的基本使用。 通过上一个练习我们已经知道怎样建立一个不通过外部设备即可接收到波形信号的程序，在本节练习中，我们将对上节程序进行简单的修改然后利用外部 USRP 设备进行发射接收波形信号。 将 Options 模块的 ID 属性设置为 LAB2，Generate Options 属性设置为 QT GUI。 2.由于有外部硬件连接了，所以我们不需要 Throttle 模块了， Throttle WX GUI Scope Sink 模块删除。 3.删除两个 WX GUI Slider 模块。 4.修改 Signal Source 模块的属性参数： 图片 5.从模块库中将 QT GUI Sink，UHD：USRP Sink 模块添加到 布中，将 Signal Source 模块的输出端与 QT GUI Sink 模块和 UHD：USRP S nk 模块的输入端连接到一起。其中 UHD：USRP Sink 模块用来发射波形信号，QT GUI Sink 模块用来查看发射的波形信号。 其具体的模块属性参数如下图所示： 图片 6.从模块库中将 UHD：USRP Source，QT GUI Sink 模块 加到画布中，将 UHD：USRP Source 模块的输出端连接到 QT GUI Sink 模块的输入段。其中， UHD：USRP Source 模块用来接收波形信号，QT GUI Sink 模块用来显示接收 波形。 其具体的模块属性参数如下图所示： 图片 UHD:USRP Sourc属性参数。 USRP B210 更改 A 通道或 B 通道： 图片 7.添加两个 QT GUI Range 模块，并将其 ID 改为 gain_tx,和 gain_rx。用于调整发射端和接收端的增益值。 图片 图片 8.为了方便我们查看发射和接收的波形信号，我们添加一个 QT GUI Tab Widget模块。将 ID 更改为 ab，Num Tabs 改为2，Label0名称更改为 TX，用来查看发射端的波形情况；Label1名称更改为RX，用来查看接收端的波形情况。 图片 同时，更改发射端 QT GUI Sink 模块的 GUI Hint 属性为 lab@0；更改接收端 QT GUI Sink 模块的GUI Hint 属性为 lab@1。 将连接好的程序保存在 LAB-LW 的文件夹中，并将其保存为 LAB2.grc 整体流程框图： 图片 流程结果图： （此程序采用 USRP-LW B210运行，同时将通道 A 的 TX/RX2端外接馈线或连接天线） 发射端波形： 图片 接收端波形： 图片
通信&信息处理
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刘航宇
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2022-05-16
【4】Verilog-基础语法2
目录 表达式 Verilog 编译指令 表达式 表达式由操作符和操作数构成，其目的是根据操作符的意义得到一个计算结果。表达式可以在出现数值的任何地方使用。例如： a^b ; //a与b进行异或操作 address[9:0] + 10'b1 ; //地址累加 flag1 && flag2 ; //逻辑与操作操作数 操作数可以是任意的数据类型，只是某些特定的语法结构要求使用特定类型的操作数。 操作数可以为常数，整数，实数，线网，寄存器，时间，位选，域选，存储器及函数调用等。 module test; //实数 real a, b, c; c = a + b ; //寄存器 reg [3:0] cprmu_1, cprmu_2 ; always @(posedge clk) begin cprmu_2 = cprmu_1 ^ cprmu_2 ; end //函数 reg flag1 ; flag = calculate_result(A, B); //非法操作数 reg [3:0] res; wire [3:0] temp; always@ （*）begin res = cprmu_2 – cprmu_1 ; //temp = cprmu_2 – cprmu_1 ; //不合法，always块里赋值对象不能是wire型 end endmodule操作符 Verilog 中提供了大约 9 种操作符，分别是算术、关系、等价、逻辑、按位、归约、移位、拼接、条件操作符。 大部分操作符与 C 语言中类似。同类型操作符之间，除条件操作符从右往左关联，其余操作符都是自左向右关联。圆括号内表达式优先执行。例如下面每组的 2 种写法都是等价的。 图片 不同操作符之间，优先级是不同的。下表列出了操作符优先级从高至低的排列顺序。当没有圆括号时，Verilog 会根据操作符优先级对表达式进行计算。为了避免由操作符优先级导致的计算混乱，在不确定优先级时，建议用圆括号将表达式区分开来。 图片 算术操作符 算术操作符包括单目操作符和双目操作符。 双目操作符对 2 个操作数进行算术运算，包括乘（）、除（/）、加（+）、减（-）、求幂（*）、取模（%）。 reg [3:0] a, b; reg [4:0] c ; a = 4'b0010 ; b = 4'b1001 ; c = a+b; //结果为c=b'b1011 c = a/b; //结果为c=4，取整如果操作数某一位为 X，则计算结果也会全部出现 X。例如： b = 4'b100x ; c = a+b ; //结果为c=4'bxxxx对变量进行声明时，要根据变量的操作符对变量的位宽进行合理声明，不要让结果溢出。上述例子中，相加的 2 个变量位宽为 4bit，那么结果寄存器变量位宽最少为 5bit。否则，高位将被截断，导致结果高位丢失。无符号数乘法时，结果变量位宽应该为 2 个操作数位宽之和。 reg [3:0] mula ; reg [1:0] mulb; reg [5:0] res ; mula = 4'he ; mulb = 2'h3 ; res = mula * mulb ; //结果为res=6'h2a, 数据结果没有丢失位数 和 - 也可以作为单目操作符来使用，表示操作数的正负性。此类操作符优先级最高。 -4 //表示负4 +3 //表示正3 负数表示时，可以直接在十进制数字前面增加一个减号 -，也可以指定位宽。因为负数使用二进制补码来表示，不指定位宽来表示负数，编译器在转换时，会自动分配位宽，从而导致意想不到的结果。例如： mula = -4'd4 ; mulb = 2 ; res = mula * mulb ; //计算结果为res=-6'd8, 即res=6'h38，正常 res = mula * (-'d4) ; //(4的32次幂-4) * 2, 结果异常关系操作符 关系操作符有大于（>），小于（<），大于等于（>=），小于等于（<=）。 关系操作符的正常结果有 2 种，真（1）或假（0）。 如果操作数中有一位为 x 或 z，则关系表达式的结果为 x 。 A = 4 ; B = 3 ; X = 3'b1xx ; A > B //为真 A <= B //为假 A >= Z //为X，不确定等价操作符 等价操作符包括逻辑相等（==），逻辑不等（!=），全等（===），非全等（!==）。 等价操作符的正常结果有 2 种：为真（1）或假（0）。 逻辑相等/不等操作符不能比较 x 或 z，当操作数包含一个 x 或 z，则结果为不确定值。 全等比较时，如果按位比较有相同的 x 或 z，返回结果也可以为 1，即全等比较可比较 x 或 z。所以，全等比较的结果一定不包含 x。举例如下： A = 4 ; B = 8'h04 ; C = 4'bxxxx ; D = 4'hx ; A == B //为真 A == (B + 1) //为假 A == C //为X，不确定 A === C //为假，返回值为0 C === D //为真，返回值为1逻辑操作符 逻辑操作符主要有 3 个：&&（逻辑与）, ||（逻辑或），!（逻辑非）。 逻辑操作符的计算结果是一个 1bit 的值，0 表示假，1 表示真，x 表示不确定。 如果一个操作数不为 0，它等价于逻辑 1；如果一个操作数等于 0，它等价于逻辑 0。如果它任意一位为 x 或 z，它等价于 x。 如果任意一个操作数包含 x，逻辑操作符运算结果不一定为 x。 逻辑操作符的操作数可以为变量，也可以为表达式。例如： A = 3; B = 0; C = 2'b1x ; A && B // 为假 A || B // 为真 ! A // 为假 ! B // 为真 A && C // 为X，不确定 A || C // 为真，因为A为真 (A==2) && (! B) //为真，此时第一个操作数为表达式按位操作符 按位操作符包括：取反（~），与（&），或（|），异或（^），同或（~^）。 按位操作符对 2 个操作数的每 1bit 数据进行按位操作。 如果 2 个操作数位宽不相等，则用 0 向左扩展补充较短的操作数。 取反操作符只有一个操作数，它对操作数的每 1bit 数据进行取反操作。 下图给出了按位操作符的逻辑规则。 图片 A = 4'b0101 ; B = 4'b1001 ; C = 4'bx010 ; ~A //4'b1010 A & B //4'b0001 A | B //4'b1101 A^B //4'b1100 A ~^ B //4'b0011 B | C //4'b1011 B&C //4'bx000移位操作符 移位操作符包括左移（<<），右移（>>），算术左移（<<<），算术右移（>>>）。 移位操作符是双目操作符，两个操作数分别表示要进行移位的向量信号（操作符左侧）与移动的位数（操作符右侧）。 算术左移和逻辑左移时，右边低位会补 0。 逻辑右移时，左边高位会补 0；而算术右移时，左边高位会补充符号位，以保证数据缩小后值的正确性。 A = 4'b1100 ; B = 4'b0010 ; A = A >> 2 ; //结果为 4'b0011 A = A << 1; //结果为 4'b1000 A = A <<< 1 ; //结果为 4'b1000 C = B + (A>>>2); //结果为 2 + (-4/4) = 1, 4'b0001拼接操作符 拼接操作符用大括号 {，} 来表示，用于将多个操作数（向量）拼接成新的操作数（向量），信号间用逗号隔开。 拼接符操作数必须指定位宽，常数的话也需要指定位宽。例如： A = 4'b1010 ; B = 1'b1 ; Y1 = {B, A[3:2], A[0], 4'h3 }; //结果为Y1='b1100_0011 Y2 = {4{B}, 3'd4}; //结果为 Y2=7'b111_1100 Y3 = {32{1'b0}}; //结果为 Y3=32h0，常用作寄存器初始化时匹配位宽的赋初值条件操作符 条件表达式有 3 个操作符，结构描述如下： condition_expression ? true_expression : false_expression 计算时，如果 condition_expression 为真（逻辑值为 1），则运算结果为 true_expression；如果 condition_expression 为假（逻辑值为 0），则计算结果为 false_expression。 assign hsel = (addr[9:8] == 2'b0) ? hsel_p1 : hsel_p2 ; //当信号 addr 高 2bit 为 0 时，hsel 赋值为 hsel_p1; 否则，将 hsel_p2 赋值给 hsel。 其实，条件表达式类似于 2 路（或多路）选择器，其描述方式完全可以用 if-else 语句代替。 当然条件操作符也能进行嵌套，完成一个多次选择的逻辑。例如 assign hsel = (addr[9:8] == 2'b00) ? hsel_p1 : (addr[9:8] == 2'b01) ? hsel_p2 : (addr[9:8] == 2'b10) ? hsel_p3 : (addr[9:8] == 2'b11) ? hsel_p4 ;Verilog 编译指令 以反引号 ` 开始的某些标识符是 Verilog 系统编译指令。 编译指令为 Verilog 代码的撰写、编译、调试等提供了极大的便利。 下面介绍下完整的 8 种编译指令，其中前 4 种使用频率较高。 `define `undef 在编译阶段，`define 用于文本替换，类似于 C 语言中的 #define。 一旦 `define 指令被编译，其在整个编译过程中都会有效。例如，在一个文件中定义： `define DATA_DW 32 则在另一个文件中也可以直接使用 DATA_DW `define S $stop; //用`S来代替系统函数$stop; (包括分号) `define WORD_DEF reg [31:0] //可以用`WORD_DEF来声明32bit寄存器变量`undef 用来取消之前的宏定义，例如 `define DATA_DW 32 …… reg [DATA_DW-1:0] data_in ; …… `undef DATA_DW `ifdef, `ifndef, `elsif, `else, `endif`ifdef MCU51 parameter DATA_DW = 8 ; `elsif WINDOW parameter DATA_DW = 64 ; `else parameter DATA_DW = 32 ; `endif图片 当然，也可用 `ifndef 来设置条件编译，表示如果没有相关的宏定义，则执行相关语句。 下面例子中，如果定义了 WINDOW，则使用第二种参数说明。如果没有定义 WINDOW，则使用第一种参数说明。 `ifndef WINDOW parameter DATA_DW = 32 ; `else parameter DATA_DW = 64 ; `endif`include 使用 `include 可以在编译时将一个 Verilog 文件内嵌到另一个 Verilog 文件中，作用类似于 C 语言中的 #include 结构。该指令通常用于将全局或公用的头文件包含在设计文件里。 文件路径既可以使用相对路径，也可以使用绝对路径。 `include "../../param.v" `include "header.v"`timescale 在 Verilog 模型中，时延有具体的单位时间表述，并用 `timescale 编译指令将时间单位与实际时间相关联。 该指令用于定义时延、仿真的单位和精度，格式为： `timescale time_unit / time_precisiontime_unit 表示时间单位，time_precision 表示时间精度，它们均是由数字以及单位 s（秒），ms（毫秒），us（微妙），ns（纳秒），ps（皮秒）和 fs（飞秒）组成。时间精度可以和时间单位一样，但是时间精度大小不能超过时间单位大小，例如下面例子中，输出端 Z 会延迟 5.21ns 输出 A&B 的结果。 `timescale 1ns/100ps //时间单位为1ns，精度为100ps，合法 //`timescale 100ps/1ns //不合法 module AndFunc(Z, A, B); output Z; input A, B ; assign #5.207 Z = A & B endmodule图片 `timescale 10ns/1ns module test; reg A, B ; wire OUTZ ; initial begin A = 1; B = 0; # 1.28 B = 1; # 3.1 A = 0; end AndFunc u_and(OUTZ, A, B) ; endmodule在模块 AndFunc 中，5.207 对应 5.21ns。 在模块 test 中，1.28 对应 13ns，3.1 对应 31ns。 但是，当仿真 test 时，由于 AndFunc 中的最小精度为 100ps，因此 test 中的时延精度将进行重新调整。13ns 将对应 130100ps，31ns 将对应 310100ps。仿真时，时延精度也会使用 100ps。仿真时间单位大小没有影响。 如果有并行子模块，子模块间的 `timescale 并不会相互影响。 例如在模块 test 中再例化一个子模块 OrFunc。仿真 test 时，OrFunc 中的 #5.207 延时依然对应 52ns。 //子模块： `timescale 10ns/1ns //时间单位为1ns，精度为100ps，合法 module OrFunc(Z, A, B); output Z; input A, B ; assign #5.207 Z = A | B endmodule //顶层模块： `timescale 10ns/1ns module test; reg A, B ; wire OUTZ ; wire OUTX ; initial begin A = 1; B = 0; # 1.28 B = 1; # 3.1 A = 0; end AndFunc u_and(OUTZ, A, B) ; OrFunc u_and(OUTX, A, B) ; endmodule此例中，仿真 test 时，OrFunc 中的 #5.207 延时依然对应 52ns。 `timescale 的时间精度设置是会影响仿真时间的。时间精度越小，仿真时占用内存越多，实际使用的仿真时间就越长。所以如果没有必要，应尽量将时间精度设置的大一些。 `default_nettype 该指令用于为隐式的线网变量指定为线网类型，即将没有被声明的连线定义为线网类型。 `default_nettype wand该实例定义的缺省的线网为线与类型。因此，如果在此指令后面的任何模块中的连线没有说明，那么该线网被假定为线与类型。 `default_nettype none该实例定义后，将不再自动产生 wire 型变量。 例如下面第一种写法编译时不会报 Error，第二种写法编译将不会通过。 //Z1 无定义就使用，系统默认Z1为wire型变量，有 Warning 无 Error module test_and( input A, input B, output Z); assign Z1 = A & B ; endmodule//Z1无定义就使用，由于编译指令的存在，系统会报Error，从而检查出书写错误 `default_nettype none module test_and( input A, input B, output Z); assign Z1 = A & B ; endmodule图片 `celldefine module ( input clk, input rst, output clk_pll, output flag); …… endmodule `endcelldefine图片
FPGA&ASIC
刘航宇
4年前
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【1】Verilog练习-基本门电路反相器&与非门
目录 反相器 多位反相器 与非门 多位与非门 反相器 图片 //反相器设计 `timescale 1ns/10ps //1ns时间单位，10ps精度 module inv( A, Y ); input A; output Y; assign Y=~A; endmodule //---testbench of inv-- module inv_tb; //testbench无端口不写括号 reg aa; //输入 wire yy; //输出 inv inv( .A(aa), .Y(yy) ); //异名例化 initial begin aa<=0; #10 aa<=1; //过10个时间单位timescale #10 aa<=0; #10 aa<=1; #10 $stop; end endmodule现象： 图片 多位反相器 图片 与非门 l378lznf.png图片 代码 //与非门 `timescale 1ns/10ps module nand_gate( A, B, Y ); input A; input B; output Y; assign Y=~(A&B); endmodule //------testbench of nand_gate-- module nand_gate_tb; reg aa,bb; //输入定义为reg wire yy; nand_gate nand_gate( .A(aa), .B(bb), .Y(yy) ); initial begin aa<=0;bb<=0; //用箭头等号对应实际电路 #10 aa<=1;bb<=1; #10 aa<=0;bb<=1; #10 aa<=1;bb<=0; #10 aa<=0;bb<=0; #10 $stop; end endmodule现象 l379jg44.png图片 多位与非门 l379koe9.png图片 代码 //与非门 `timescale 1ns/10ps module nand_gate_4bits( A, B, Y ); input[3:0] A; input[3:0] B; output[3:0] Y; assign Y=~(A&B); endmodule //------testbench of nand_gate-- module nand_gate_4bits_tb; reg[3:0] aa,bb; //输入定义为reg wire[3:0] yy; nand_gate_4bits nand_gate_4bits( .A(aa), .B(bb), .Y(yy) ); initial begin aa<=4'b0000;bb<=4'b1111; //用箭头等号对应实际电路 #10 aa<=4'b1110;bb<=4'b0011; #10 aa<=4'b0110;bb<=4'b0111; #10 aa<=4'b0111;bb<=4'b1110; #10 aa<=4'b1101;bb<=4'b1111; #10 $stop; end endmodulel379uc5u.png图片
FPGA&ASIC
刘航宇
4年前
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【1】Verilog-初识、简介与环境搭建
目录 发展历史 主要特性 主要应用 Verilog 环境搭建Quartus II 安装 Modelsim 安装 建立 Quartus II 工程建立工程 新建 Verilog 源文件 Quartus II 调用 Modelsim 仿真 总结 Verilog 具有很强的电路描述与建模能力，能从多个层次对数字系统进行描述和建模。因此，在简化硬件设计任务、提高设计效率与可靠性、语言易读性、层次化和结构化设计等方面展现了强大的生命力与潜力。 发展历史 1983 年，Verilog 最初由 Gateway Design Automation 公司（GDA）的 Phil Moorby 创建，作为内部仿真器的语言，主要用于逻辑建模和仿真验证，被广泛使用。 1989 年，GDA 公司被 Cadence 公司收购，Verilog 语言成为 Cadence 公司的私有财产。 1990 年，Cadence 公司成立 OVI（Open Verilog International）组织，公开 Verilog 语言，促进 Verilog 向公众领域发展。 1992 年，OVI 决定致力于将 Verilog OVI 标准推广为 IEEE（The Institute of Electrical and Electronics Engineers）标准。 1995 年，OVI 的努力获得成功，IEEE 制定了 Verilog HDL 的第一个国际标准，即 IEEE Std 1364-1995，也称之为 Verilog 1.0。 2001 年，IEEE 发布 Verilog 第二个标准（Verilog 2.0），即 IEEE Std 1364-2001, 简称为 Verilog-2001 标准。由于 Cadence 在集成电路设计领域的影响力及 Verilog 语言的简洁易用性，Verilog 成为电路设计中最流行的硬件描述语言。 主要特性 下面是 Verilog 的主要特性： 可采用 3 种不同的方式进行设计建模：行为级描述——使用过程化结构建模；数据流描述——使用连续赋值语句建模；结构化方式——使用门和模块例化语句描述。 两类数据类型：线网（wire）数据类型与寄存器（reg）数据类型，线网表示物理元件之间的连线，寄存器表示抽象的数据存储元件。 能够描述层次设计，可使用模块实例化描述任何层次。 用户定义原语（UDP）创建十分灵活。原语既可以是组合逻辑，也可以是时序逻辑。 可提供显示语言结构指定设计中的指定端口到端口的时延，以及路径时延和时序检查。 Verilog 支持其他编程语言接口（PLI）进行进一步扩展。PLI 允许外部函数访问 Verilog 模块内部信息，为仿真提供了更加丰富的测试方法。 同一语言可用于生成模拟激励和指定测试的约束条件。 设计逻辑功能时，设计者可不用关心不影响逻辑功能的因素，例如工艺、温度等。 主要应用 专用集成电路（ASIC），就是具有专门用途和特殊功能的独立集成电路器件。 Verilog 作为硬件描述语言，主要用来生成专用集成电路。 主要通过 3 个途径来完成： 1、可编程逻辑器件 FPGA 和 CPLD 是实现这一途径的主流器件。他们直接面向用户，具有极大的灵活性和通用性，实现快捷，测试方便，开发效率高而成本较低。 2、半定制或全定制 ASIC 通俗来讲，就是利用 Verilog 来设计具有某种特殊功能的专用芯片。根据基本单元工艺的差异，又可分为门阵列 ASIC，标准单元 ASIC，全定制 ASIC。 3、混合 ASIC 主要指既具有面向用户的 FPGA 可编程逻辑功能和逻辑资源，同时也含有可方便调用和配置的硬件标准单元模块，如CPU，RAM，锁相环，乘法器等。 Verilog 环境搭建 学习 Verilog 做仿真时，可选择不同仿真环境。FPGA 开发环境有 Xilinx 公司的 ISE（目前已停止更新），VIVADO；因特尔公司的 Quartus II；ASIC 开发环境有 Synopsys 公司的 VCS ；很多人也在用 Icarus Verilog 和 GTKwave 的方法，更加的轻便。 虽然 ISE 或者 Quartus II 都会自带仿真器，但功能还是有欠缺。所以，这里介绍下 Quartus II + Modelsim 联合仿真的测试方法，运行环境为 64bit-win10 系统。 Quartus II 安装 本次介绍使用的 Quartus 版本为 10.1。 目前 Quartus II 官网已经没有 13.1 以下版本的安装包，大家可以安装 13.1 以上版本的软件。功能都是大同小异，下载地址：https://fpgasoftware.intel.com/13.1/?edition=subscription&platform=windows 下载 13.1 以上的 quartus II 时，官网也会推荐相应版本的 Modelsim，一起下载即可。 开始安装，修改安装路径，其他按照默认设置一步步操作即可。 下图是成功安装的截图。 图片 如果提示需要 License file，如下图所示，则需要指定购买该软件时的 license 文件。 图片 如果 license 文件需要替换 Host-ID，只需要 license 文件中的 HOSTID 替换为 NIC 选项中随便一个 ID 即可，如下图红色框所示： l35kw97h.png图片 Quartus II 10.1 安装完还需要安装 Device，即安装支持各种可编程逻辑器件型号的库文件，否则 Quartus II 不能正常建立工程。 安装路径需要选择 Quartus II 的安装路径，此时 Device 安装可自动识别 Quartus II。 最新 Quartus II（例如 2016 版本）已经支持一套化安装了。 Modelsim 安装 Modelsim 选择 modelsim-win64-10.1c-se 版本。 也需要修改下安装路径，然后按照默认设置进行操作即可。 安装完毕后可能提示需要重启电脑，重启即可。 l35kwto3.png图片 建立 Quartus II 工程 建立工程 File->New project Wizard 设置工作路径与工程名字、top module名字。 注意，路径与名字设置时，不能包含中文。 l35kymsh.png图片 选择器件型号 我们只进行简单的仿真，不进行下载、烧录等，所以我们不用关心具体信号，随便选一种即可。 然后一直点击 Next，直到 Finish。 l35kz8mf.png图片 新建 Verilog 源文件 下面就对 4 位宽 10 进制计数器进行简单的仿真。 点击：File->New->Verilog HDL File->OK 点击：File->Save As 输入 module 名字为：counter10.v 需要注意的是，top module 名字一定要和 project 名字一致，否则会报错（如图中所示）。 把 Verilog 代码复制到文件 counter10.v 中，进行一键编译（实际包含了编译、综合、布局布线等）。 代码： module counter10( //端口定义 input rstn, //复位端，低有效 input clk, //输入时钟 output [3:0] cnt, //计数输出 output cout); //溢出位 reg [3:0] cnt_temp ; //计数器寄存器 always@(posedge clk or negedge rstn) begin if(! rstn)begin //复位时，计时归0 cnt_temp <= 4'b0 ; end else if (cnt_temp==4'd9) begin //计时10个cycle时，计时归0 cnt_temp <=4'b000; end else begin //计时加1 cnt_temp <= cnt_temp + 1'b1 ; end end assign cout = (cnt_temp==4'd9) ; //输出周期位 assign cnt = cnt_temp ; //输出实时计时器 endmodule报错时，可通过点击 Error log 来定位错误，进行修改，直至没有 Error。 l35kzvy2.png图片 Quartus II 调用 Modelsim 仿真 仿真设置为 Modelsim-altera 点击：Tool->Options->EDA Tool Options 将 Modelsim 后面的地址改为 Modelsim 启动程序的路径。 l35l1p4j.png图片 选择仿真器 点击：Assignments -> Simulation Tool name 选择 ModelSim，并设置 Format、Time scale 等，如图 l35l22b6.png图片 写 testbench 文件 点击：Processing->start->Start TestBench Template Writer 如果设置正确，会在工程路径 simulation/modelsim 下产生 .vt 文件。 .vt 文件模板已经给出了端口部分的代码、接口变量的声明和例化语句映射等。我们要做的就是将测试代码填入到 testbench 合适的位置。 这里简单的写一下时钟、复位驱动代码，如下图所示。 l35l2is4.png图片 将 testbench 添加到工程中 点击：Assignments -> Settings -> Simulation 在 Compile test bench 选项中，选择 new，设置 Test bench name，并通过 File name 查找的方式，将上一步生成的 .vt 文件添加到工程中。 需要注意的是，testbench 文件名字需要和 testbench 里的 top module 名字保持一致，否则后续启动 Modelsim 时会报错，不能进行正常的仿真。 l35l2w7o.png图片 重新一键编译 此时，你会发现，Tasks 栏编译的状态变成了问号，需要重新进行一键编译。 l35l3k7f.png图片 调用 Modelsim 仿真 点击：Tools->Run simulation Tool->RTL Simulation 这时就会自动启动 Modelsim 软件。 Modelsim 操作这里不做具体介绍。 由仿真图可知，我们的设计完成了 10 进制计数的基本功能。 l35l42j9.png图片 总结 记忆中，Quartus II + Modelsim 的联合仿真功能既强大，又安装方便。几年后重新进行此过程，发现步骤也有些许繁琐，花费了我一晚上的时间来搞定。很多细节也在上面提出，多多注意就好。不过，大家以后有机会进行大型的数字模块仿真时，就会发现此方法的有效性。 在接下来的教程里，有些简单的仿真可能用其他软件进行，截图界面可能与 Modelsim 不一致。大家看到后不用怀疑仿真的准确性，这里特别说明。 设计模块与 testbench 源码也会全部给出，大家完全可以自己仿真、验证。
FPGA&ASIC
刘航宇
4年前
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GNURadio-软件无线电入门教程
目录 第一章 GNURadio 和软件无线电概述1.1什么是 GNU Radio 1.2为什么我们要使用 GNU Radio 1.3关于数字信号处理 1.4GNU Radio 是如何工作的 第二章 GNU Radio 软件安装与配置2.1操作系统的选择 2.2Linux 环境下的直接安装 2.3Linux 下使用PyBOMBS 辅助自动从源码构建 2.4Linux 下手动从源码编译构建请参阅： 2.5Windows 环境下的安装 2.6Mac OS X 环境下的安装 第三章 教程初阶3.1熟悉使用 GNU Radio Companion 第一章 GNURadio 和软件无线电概述 1.1什么是 GNU Radio GNU Radio 是一个软件框架，使用户能够设计、模拟和部署功能强大的软件无线电系统。它是一个高度模块化的，面向“流程图”的框架，带有一个全面的处理模块库，可以轻松组合并构成复杂的信号处理系统的应用程序。 GNU Radio 已用于大量的无线电应用程序。包括音频处理，移动通信，跟踪卫星，雷达系统，GSM，数字无线电等等，所有这些都在计算机软件中使用。 1.2为什么我们要使用 GNU Radio 以前，在开发无线电通信设备时，工程师必须先开发用于接收并处理特定信号的接收机， 来对特定信号传输进行解码或编码。随着数字信号处理与其算法越来越复杂，这些信号处理的平台也变得越来越复杂，通常需要较为高速的 ADC、FPGA 以及能将实时数据串流到计算机平台的连接芯片等，每个系统所对应的硬件平台不一定是一样的，这就带来了巨大的开发成本。通过使用软件无线电（SDR）设备进行模拟信号处理，在相同的硬件平台上可以同时兼容运行各种不同的软件程序，不仅节约了开发成本，也提高了开发新系统的效率。 1.3关于数字信号处理 作为一种软件框架，GNU Radio 通过硬件平台串流的比特数据流输入到计算机中，并在操作系统中运行相应的应用程序以此达到对特性信号进行处理的目的。 我们都知道计算机只能处理数字信号。如何去理解数字信号呢？ 简单举个例子：当你想要录制一段人声的时候，说话的人会产生声音信号，该信号由震动导致周围气压发生变化而产生。这样一个时变的物理量就是一种信号。 图片 当空气波到达麦克风时，麦克风将变化的压力转换为电信号，即可变电压 图片 现在我们已经将信号转化为了电信号，在一些模拟系统中，已经可以开始对信号进行处 理。但是对于我们的计算机系统，一个数字的系统，这还远远不够。为了使计算机能够处理这样的数据，我们还需要满足两个条条件：1.是有限点数的 2.是在有限时间之内的 图片 因此，该数字信号可以由称为样本的数字序列表示。采样之间的固定时间间隔直接影响到采样率。提取物理量（电压）并将其转换为数字样本的过程由模数转换器（ADC）完成。相反，我们还有数模转换器（DAC），可从将计算机中提取数字序列转换为模拟信号。 现在我们已经有了一个数字序列，我们的计算机就可以使用它进行各种操作。 图片 同样，电磁波显然也是一种波，它跟声波有许多相同的性质。我们可以用天线将变化的电信号发射出去，这个电信号一般位于一个较高的频率上，可以是数百 KHz 到 GHz。通过使用软件无线电接收机，我们可以接收并对这些信号进行处理，以此进行我们想要的操作。 1.4GNU Radio 是如何工作的 在 GNU Radio 中，为了处理数字信号，我们可以使用简单的流程指示箭头将其连接： l1psgx5b.png图片 在上图中，Signal Source 即为信号源，左边的输入接口可以输入频率参数，右边的输出接口可以输出音频数据流。右边的 Audio Sink 为音频接收器，允许通过扬声器或其他音频设备播放出输入的信号。这就构成了一个十分简单的流程图，点击软件中的运行按钮即可非常简单快捷的编译流程图并运行。 GNU Radio 是一个框架，用于开发这些处理模块并创建流程图。软件自带大量的处理模 块，在这里简单举例一些： Waveform Generators 信号发生器 Constant Source 常数源（可以理解成直流分量） Noise Source 噪声源 Signal Source (e.g. Sine, Square, Saw Tooth) 信号源 Modulators AM Demod AM 解调 Continuous Phase Modulation 连续相位调制 PSK Mod / Demod PSK 调制/解调 GFSK Mod / Demod GFSK 调制/解调 GMSK Mod / Demod GMSK 调制/解调 QAM Mod / Demod QAM 调制/解调 WBFM Receive 宽带 FM 接收机 NBFM Receive 窄带FM 接收机 使用这些模块，我们只需要进行相应的连接操作，就可以快速搭建数字信号处理系统。另外，当然你也可以自己开发新的 block，或者将现有的块与其他软件结合在一起，开发出新的功能。 因此，GNU Radio 主要是用于开发信号处理模块及其交互的软件框架。它带有广泛的标准块库，开发人员可以在其中构建许多系统，是十分方便的软件无线电开发工具。 第二章 GNU Radio 软件安装与配置 GNURadio 的官方 GitHub 页面为 https://github.com/gnuradio/gnuradio。其首页中也明确说明了对于不同操作系统的不同安装方式。 2.1操作系统的选择 我个人最推荐使用 Ubuntu18.04 我在这个系统版本上搭建过很多次所需要的环境，没怎么出过问题，使用一直很稳定。19 版本或许可以，我没有尝试过，但是 20 版本一定不可以， 因为有接到过软件报错的情况报告。 2.2Linux 环境下的直接安装 对于GNU Radio，如果只是简单轻度使用我就建议大家直接使用 Linux 的二进制软件包安装。最快捷方便而且最重要不容易出错。根据 GNURadio 官方 GitHub 界面，首先的安装方式也是直接使用 apt 安装。 以下命令适用于 Debian，Ubuntu 及其衍生版本。它将使用 Python2 安装 GNURadio 3.7 版 sudo apt install gnuradio 对于以上操作系统，直接执行这条命令即可安装完成。如果遇到报错建议自行查询报错信息解决。对于其他 Linux 发行版，请查阅： https://wiki.gnuradio.org/index.php/InstallingGR#From_Binaries 2.3Linux 下使用PyBOMBS 辅助自动从源码构建 PyBOMBS 是安装GNURadio 以及相关软件工具的一个快捷工具。你可以使用它来安装各种 SDR 设备所依赖的支持库，绝大部分操作都是全自动的。 PyBOMBS 是方便用来从源代码构建 GNU Radio，UHD 和各种 Out of Tree（OOT）模块，然后将其安装到指定的用户目录中的工具。在使用之前，PyBOMBS 会检测用户的操作系统并在构建的第一阶段加载所有先决条件（可能会出现各种花式报错）。如果你对于自己解决 Linux 环境配置问题不是很有信心，我不建议你使用这种方法安gnuradio。 注意！！：GitHub 中详细描述了安装的步骤，请自行参阅： 项目地址：https://github.com/gnuradio/pybombs 因为它是从源代码安装GNU Radio，所以第五步可能需要一些时间，要进行更快的安装， 请参阅 https://wiki.gnuradio.org/index.php/InstallingGR#Ubuntu_PPA_Installation 2.4Linux 下手动从源码编译构建请参阅： https://wiki.gnuradio.org/index.php/InstallingGR#From_Binaries 2.5Windows 环境下的安装 在 Windows 环境下，官方提供了非正式版的 GNU Radio 3.7 和 3.8 的安装文件，虽然我也不推荐你真的在 Windows 平台运行这个软件，但是它在 Win 平台是真的可以使用的。不管是 USRP 还是 PlutoSDR，有驱动程序的话就可以使用。对于 USRP，可能存在固件版本的问题，按照教程后面的解决办法是可以解决的。 相关的安装软件包在这里下载：http://www.gcndevelopment.com/gnuradio/index.htm 2.6Mac OS X 环境下的安装 你是认真的？ 请参阅：https://wiki.gnuradio.org/index.php/MacInstall 第三章 教程初阶 3.1熟悉使用 GNU Radio Companion 学习目的： 使用标准块库创建流程图 了解如何使用检测模块 Sink 调试流程图 了解GNU Radio 中的采样和调节功能 了解如何使用文档找出模块的功能 在本教程中，我们将从简单框图开始，探讨如何使用 GNU Radio 的图形工具GNU Radio Companion（GRC）来创建不同的框图。GRC 是为了简化 GNU Radio 而诞生的，有了它， 我们可以以图形化编程的方式创建 python 脚本，替代了传统的复杂代码编写，进而降低软件无线电编程的入门门槛。 那么我们开始。首先打开终端，输入以下指令。 $ sudo gnuradio-companion或者直接单击软件图标，也是可以运行软件的。 图片 如果你发现不仅应用程序中没有出现软件图标，而且终端也不能打开这个软件，那么你的安装很有可能出现了问题。请检查安装是否存在问题。 这里有一点区别。当你通过终端运行 GRC 时，下图绿色部分的终端会同时在系统终端里显示。而如果直接通过点击软件图标运行则只能在GRC 的终端面板中观察信息。 图片 首先我们来介绍软件界面。总共分为五个部分：库，工具栏，终端，工作区和变量。 红色区域为工具栏部分，放置了平时最常用的工具，比如运行、停止、编译等重要功能按键。 l1psl5it.png图片 新建、打开、保存、关闭 l1q067qo.png图片 打开/关闭变量编辑器、截图、剪切、复制、粘贴、删除选中模块 l1q06j9q.png图片 查看错误信息、编译流程图、执行流程图、停止运行流程图 l1q06to8.png图片 撤销、重做 l1q074k2.png图片 启用选中模块、禁用选中模块、绕过选中模块、反转禁用连接/模块的状态 l1q07e6n.png图片 查找模块、重置模块、打开选中阶梯模块源码 蓝色区域即为我们绘制具体流程图的地方。我们可以将右边灰色部分库中的模块拖入蓝色区域，并且将他们通过箭头连接起来，这样就可以构成一个真正的信号处理系统。 黄色部分显示的是当前框图中所使用到的变量。在蓝色部分的左上角可以看到两个方框， 分别是 Options 与 Variable，这两个是创建工程时就会自动创建的。 在界面的右边灰色区域中，存放了大量可以用于拖拽到流程图中的模块。其中有很大一部分是软件安装时就自带的，如果你安装了其他gnuradio 附属的插件脚本，也会一并显示在框中，通常自行安装的会显示在最后面。 图片 因为模块非常多，因此平时寻找想要的模块时一个一个手动翻找会非常麻烦。此时可 以点击工具架上的放大镜图标，或是输入 Ctrl + f 输入该块的关键字进行检索，就可以更容易的找到这个block。 例如，这里我们输入 sink（接收器）,就可以看到包含单词“接收器”的所有块以及将在其中找到每个块的类别。 l1q08cz9.png图片 现在，我们来添加一个名为 QT GUI Time Sink 的块，方法是单击其名称并将其拖动到工作区中，或者双击其名称以将其自动放置在工作区中。 图片 工作区包含构成流程图的所有块，在每个块内部都有不同的块参数，但是，每个新流程图都需要有一个特殊的块，称为“选项块”。让我们双击选项块以检查其属性。 双击opthions 模块可以看到它的具体内容。Options 中包含了工程的特殊参数设置，每个流程图仅允许存在一个这样的选项模块。 图片 上面的 ID，title，author，description，分别表示这个流程图的 ID，标题以及作者和简介。该块的 ID 决定了生成文件的名称和类的名称。例如，一个 ID 为 top_block 的文件将生成文件 top_block.py 和 top_block 类。 Cavans Size 窗口大小控制流程图编辑器的尺寸。窗口大小（宽度，高度）必须介于 （300，300）和（4096，4096）之间。 Generate options 生成选项控制生成的代码的类型。非GUI 流程图应避免使用带有GUI 的组件或图形变量控件。 Run：流程图的运行可由变量控制，以在需要时启动和停止流程图。 Max number of output 最大输出数是流程图中任何方框所允许的最大输出项数；要禁用此功能，将max_nouts 设置为 0 即可。使用此功能可以调整流程图可以显示的最大延迟。 可以注意到另一个关键的东西。我们可以输入信息的字段中存在的不同颜色。这些实际上对应于不同的数据类型，我们将在本教程的后面部分介绍这些数据类型。 GRC 将我们在编辑器中创建的流程图转换为Python 脚本。因此当我们执行流程图时， 实际上是在运行编译好的Python 程序。ID 用于命名该 Python 文件，该文件与.grc 文件保存在同一文件夹内。默认情况下，ID 是默认值，因此它将创建一个名为 default.py 的文 件。更改 ID 可让我们更改保存的文件名，以便更好地管理文件。在 GNUradio 3.8 中，如果不更改默认 ID，则会收到错误消息，因此需要更改此 ID 才能运行流程图。 l1q0acje.png图片 Variable 即变量，它的 ID 是 samp_rate，你可以在框图中的其他地方调用这个变量。 例如： l1q0amjo.png图片 这样这里的数值就会随着该变量的变化而变化。 如果你点进了设置面板的第三个选项卡，就能看到有关这个block 的文档。通常情况下正规的 block 都是会写使用文档的，当然少数自定义的模块可能是没有的。 虽然这些说明是英文的，但是我十分建议大家自己去用谷歌等工具翻译一下这些文档，因为教程不可能每个详细的点都能讲到，有时还是得靠自己查一查的。 l1q0b5kp.png图片 如果我们删除了一个重要的参数，或是填入了什么不正确的参数，以至于我们的框图无法正常运行，那么此时你会看到执行按钮变成灰色不可点击的状态。此时报错信息按钮亮起，并且在出现错误的block 上，它的名称出现了红色的高亮显示。 l1q0bis5.png图片 你可以点击这个按钮，就可以看到存在问题的错误信息。 l1q0bsmb.png图片 在错误信息中，详细指出了错误出现的位置（如果看不懂就用翻译工具翻译一下，不过英语这么差我建议你直接放弃，这玩意高中生都能看懂。#日常劝退）我们只需要按照报错信息所提示的位置：模块-top block-选项中的一个参数：max_nouts l1q0c3uy.png图片 双击打开这个模块，就可以看到在模块中也存在同样的错误信息提示位于正下方。 l1q0cmos.png图片 错误明确指出，在这个输入框中数值“”不能被接受，因为这里必须填写的是一个数字， 我们填写数字 0 进去后点击确定，即可发现错误信息已经消失。执行按钮也亮起，说明框图无明显错误，可以正常运行。 现在，我们对如何找到块，如何将它们添加到工作区以及如何编辑块属性有了更好的了解，下面我们随意以几个 block 组成一个框图来进行简单的演示。 刚才我们拖入了 QT GUI Time Sink 这个模块，这是个图形接收器，可以同时显示多个信号。接下来我们搜索并向流程图中添加 Signal Source（信号源）模块，和 Throttle（节气门）模块，有关这几个模块详细的说明将在之后的教程中详细讲解，现在只需知道此块会限制流程图的某些数据即可，以确保它不会占用 100％CPU 资源导致电脑直接卡到裂开。 l1q0daor.png图片 “生成流程图”，“ 执行流程图”和“终止流程图”的快捷键分别为 F5，F6 和 F7。你可以在我们刚刚提到的工具架上点击这些按钮，或者直接按快捷键来进行相关的操作。当你按下生成流程图按钮之后，软件就会自动将你刚才绘制的流程图转化为一个 python 脚本文件。单击执行流程图按钮之后，就可以看到以下运行结果。 l1q0dl85.png图片 如果你不想运行了，只要点击终止流程图即可停止当前运行的程序。这样我们的第一个流程图就成功运行了。这是一个从信号源产生信号，经过限流器限制后输出到 time sink 进行接收并显示到屏幕上的操作。 你可以注意到这里有两根数据曲线被绘制出来，他们都来自于 Data 0，蓝色的曲线为Re（实部），红色部分为 Im（虚部）。 如果你根本不知道Re 和 Im 是什么个玩意儿，那么我建议你先学习下我们电子通信类专业的一门必修课程《复变函数》，这将会对你的系统性学习产生很大的帮助。 l1q0e32p.png图片 （有意思的是这两个信号的相位差正好为 ，这对于我们的零中频（Zero-IF）接收/发 2 射机有至关重要的意义，不过这个咱们以后有机会再提。） 在这个流程图中，我们很轻松的就把所有的block 连起来了，轻松的离谱你不觉得吗？ 没有出现任何头疼的问题或是错误。那么有没有会出现错误的情形呢？当然有，而且经常会有。 Source IO size "8" does not match sink IO size "4". 源 IO 大小“ 8”与接收器 IO 大小“ 4”不匹配。 这似乎是一个和数据类型有关的报错。既然出现了这个错误，那么就说明我们还没有搞懂框图输入输出的数据类型到底是个什么玩意儿。那么现在就让我们点击软件上方的 help，这里面有对于数据类型的说明。 图片 图片 （最上面那个棕色的看的不是很清楚，不过这问题不大，你用鼠标把它选中高亮就能看清了。） 我们可以看到在许多编程语言中都可以看到的常见数据类型。在我们刚才搭建的流程图中，你可以注意到所有连接的模块端口均是蓝色的，这代表当前所传输的数据为Complex Float 32 类型，这意味着它们同时包含实部和虚部，并且每一个都是 Float 32 类型。我们可以推断出，当“Time Sink 时间接收器”采集到这样一个Complex 的数据类型时， 它将在两个不同的通道上同时输出实部和虚部的图像，也就是我们刚才看到的红蓝两种颜色的图像了。 现在进入其 Signal Source 的属性面板，并更改“输出类型”参数，将信号源更改为浮点型输出。此时我们传输的数据流是一个普通的 32 位浮点数。 图片 图片 可以看到现在我们所有连接的点均变成了橘色，（当然 throttle 也要调整，别问我为什么它还是蓝色的），这也就说明了目前数据类型均匹配，当然刚才出现的报错也就消失了。 图片 有同学发现 throttle 的输出连接了两个 block。不同的节点之间是可以支持多条同样的数据链路的，这是非常方便的一点，也是绝大部分图形化编程界面都具有的功能。可以注意到刚才的两条线此时变成了只有一条线，这是因为我们刚刚修改了数据类型。 现在让我们来尝试一些更复杂的框图吧。 图片 运行结果如下： 图片
通信&信息处理
# 软件无线电
刘航宇
4年前
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![[Verilog]ASIC/FPGA实现边沿检测电路（上升/下降沿）](https://img-blog.csdnimg.cn/20210802191442636.PNG)
