参考书：数字集成电路-电路、系统与设计，本文栏目对其重点进行精简化
1. 总论
不同材料工艺
CMOS、双极性、BiCMOS、GaAs、超导等材料
逻辑级优化
逻辑深度：流水线【一级变n级】
电路拓扑：逻辑电路寄存器放几个、怎么放、要不要放；重定时（主要EDA工具完成）
扇出
门的复杂性
电路优化
逻辑类型、晶体管尺寸、不同频率下的电路模型
物理优化
版图策略
布局布线
2. 【重点】努力
根据INV延时的通式，
$t_p=t_{p 0} \cdot\left(1+\frac{f}{\gamma}\right)$
推广到所有的逻辑电路中，即有
$t_p=t_{p 0} \cdot\left(p+\frac{g \cdot f}{\gamma}\right)=t_{p 0} \cdot\left(p+\frac{h}{\gamma}\right)$
p（本征延时比）
如果忽略内部节点电容，p的计算：
$p=\frac{\text { 复合门的输出端本征电容 }}{I N V \text { 输出端的本征电容 }}$
因，$C_{i n t}=a \cdot W$，于是电容值可以用W来代替。
注意，是和输出端相连的管子才参与计算
2. lg（逻辑努力）和G（路径逻辑努力）--【重点】
定义：一个门在最坏情况下，与反相器提供相同的输出电流（即电阻相等或驱动能力相等）时，所表现的输入电容比反相器大多少倍。
小贴士：
反相器有最小的逻辑努力
随着门的复杂度增加，逻辑努力相应增加
只和门的拓扑有关，与尺寸无关
逻辑努力g的计算：
3. b(分支努力）和B（路径分支努力）
公式：$b=\frac{C_{o n-p a t h}+C_{o f f-p a t h}}{C_{o n-p a t h}}$
注意：
分支努力是针对与一个路径节点而言的
如果只有一条路径，没有分叉，则b=1；如果该节点两个分支的栅电容大小相等，则b=2;
对于路径分支努力B
$B=\prod_1^n b_i$
对于一条路径，该路径的分支努力等于路径上所有节点的分支努力连乘。f（电气努力）和F （路径电气努力）
f又称为等效扇出，表示第j+1级管子（j+1级输入电容）相对于第j级管子（j级输入电容）的尺寸（电容值）。$$ f=\frac{C_{e x t}}{C_g} $$
对于一条路径，该路径的电气努力等于路径上所有门的电气努力连乘然后除以路径分支努力。h（门努力）和 g（路径门努力）
$$ h=g \cdot f $$
3.【重点】【优化】 确定电路尺寸
为了追求更好的性能，即最低的延时，我们希望可以调整尺寸，让组合逻辑的延时最小。
推导如下：
※本征延时和路径中逻辑门的类型有关，和尺寸无关。具体推导看（3）4.3
eg：
求出路径上各级门的尺寸系数S
如上图电路图，可以将电路分成以下4级
步骤一：确定G、B、F
步骤二：确定级数N
由图可知，N=4
步骤三：计算门努力h$$ h=\sqrt[N]{H}=\sqrt[4]{55.56}=2.73 $$
步骤四：计算尺寸系数Si
最优级数N=lnF
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