VLSI设计基础5-CMOS组合逻辑门电路

参考书：数字集成电路-电路、系统与设计，本文栏目对其重点进行精简化

1. CMOS电路的分类

静态互补CMOS电路
即常见的CMOS电路——开关模型=理想开关+有限电阻
门输出通过一个低阻连接到VCC和GND​，输出为该电路实现的布尔值（0或者1）
特点如下：
高噪声容限（见（4）噪声门限）。
高输入阻抗，低输出阻抗
静态功耗可忽略（见（4）功耗）
动态CMOS集成电路
信号暂时存储在高阻抗电路节点上面的电容上——RC大
特点如下：
门电路简单、速度快
设计和制作工艺复杂
对噪声敏感

2. 静态互补CMOS设计

1. 何为互补CMOS
   互补CMOS由上拉网络（PUN）和下拉网络（PDN）组成，每个输入都分配到上拉和下拉网络
   如下图，以与非门为例：
   
   
2. 规则
   以NMOS管作为分析对象， 串与，并或
   即，NMOS管串联，实现与非功能；NMOS管并联，实现或非功能。
   其关系如下图：
   
   为何是非？因为互补CMOS本身脱身于反相器，故自带非逻辑。
   PMOS与之对偶
   

3. 【静态CMOS】分析逻辑门电路
   CMOS管构成的电路分析，使用开关模型——理想开关+有限电阻+电容
   以两输入与非门为例，如下图
   
   注意：有节点的地方，一般都有电容。如上图两输入与非门所示，两个串联的NMOS管之间存在节点，于是存在一个电容Cint​；上拉和下拉网络之间存在节点，这个节点正好是输出结果的节点​，为CL
   

   2. 【重点】如何确定晶体管尺寸

   
   
   
   
   
   

   3. Elmore延时模型

   【用途】：用于大概估算具有众多电容、电阻电路的延时，适用于【RC树】
   最基本的公式：$t_p=0.69 R C=0.69 \tau$
   
   
   
   $\tau=R_1 C_1+R_1 C_2+\left(R_1+R_3\right) C_3+\left(R_1+R_3\right) C_4+\left(R_1+R_3+R_i\right) C_i$
   于是
   

   4. 【Elmore延时】计算复合门延时——【多扇入】

   
   
   分析【多扇入】：
   晶体管串联导致电阻增大，传播延时随着扇入数的增大而增大
   一个门的无负载本征延时最坏情况下，延时约为扇入数的二次函数
   实际应用中，一般扇入数不超过4

   5. 降低【多扇入】的电路的延时

   调整管子尺寸
   ​ ——逐级加大晶体管尺寸，即在Elmore分析中出现最多次的管子的电阻应该减小（W增大）
   
   尺寸：M1>M2>M3....>MN
   重新安排输入
   ​ ——关键路径上的晶体管应该靠近输出端。
   关键信号：一个门的输出信号中，在所有输入中最后到达稳定的信号。
   关键路径：决定一个结构最终速度的逻辑路径称为关键路径。
   原理：越靠近输出端，信号需要经过的管子少，RC延时短。
   
   1.重构逻辑结构
   ​ ——多扇入逻辑电路拆解成若干个较低扇入的逻辑电路。
   前面Elmore延时模型已经知道，延时和扇入数接近平方关系增长。
   于是降低扇入数，可以降低电路的整体延时。
   加入buffer隔开大扇入和大扇出
   
   

   6. 延时和【扇出】

   

   7. 总结

   关于逻辑门的延时，给出如下的公式进行描述
   $t_p=a_1 F_I+a_2 F_I^2+a_3 F_O$
   ​FI表示总的等效扇入，Fo表示总的等效扇出。
   可见，延时与扇入成平方关系，同扇出成线性关系