VLSI设计基础10-时序逻辑电路设计(二)

参考书：数字集成电路-电路、系统与设计，本文栏目对其重点进行精简化

1. 时序基础概念

1. 时序分析的目的
   对数字系统进行时序检查，判断电路是否可以正常工作（常面临建立时间和保持时间等问题），判断电路的性能等。

常常分析电压、温度、工艺（工艺角）等参数进行分析。

2. 时序分析的分类

1. 静态时序分析（STA）
   主要研究对象：建立时间、保持时间、传播延时

常用于分析同步时序电路（源时钟和目的时钟相同）

时序分析模型：

同步时钟/异步时钟
D触发器分割组合逻辑

一般不需要进行太复杂的仿真，仅需要计算就可以进行分析，运行速度快。

不依赖于激励，根据穷尽信号路径上的器件就可以进行计算

常用方法是使用查找表——①输入跳变时间②输出负载（电容）→①传播延时②输出跳变（下一级的输入跳变）。

2. 动态时序分析（DTA）
   指门级仿真
   主要用于异步逻辑、多周期路径
   在FPGA中，将RTL代码综合利用综合工具综合成门级网络进行仿真，其中各种门级器件的逻辑是厂家提供的。
3. 【时钟】沿
   发送沿：发送数据的源时钟活动沿
   捕获沿：接收数据的目的时钟的活动沿
   源时钟：用于发送数据的时钟
   目的时钟：用于接受数据的时钟
   小贴士：在同步电路中，源时钟和目的时钟是同一个

4. 时序约束参数(重点)

即：建立时间tsu、保持时间thold、传播延时tc-q，同时我们引入污染时间tcd

1. 建立时间：
   对于捕获沿到来之前，数据需要保持稳定的时间
   间接约束了组合逻辑的最大延时
2. 保持时间：
   对于捕获沿到来之后，数据需要保持稳定的时间
   间接约束了组合逻辑的最小延时
3. 传播时间（延时）：
   即 最大延时 时间
   捕获沿50%（数据输入沿50%【注意：数据输入沿其实就是捕获沿！！！】）到数据稳定输出（输出数据50%）的时间

根据器件不同，可以分为组合逻辑传播延时tlogic​​和寄存器传播延时tc-q，详细见后文。

4. 污染时间：
   可以理解为 最短延时 时间——理想状态下
   从输入“扰动”到输出“扰动”的时间，下文进行解释。
   根据器件不同，可以分为组合逻辑污染延时tlogic,cd和寄存器污染延时tc-q,cd，详细见后文
   所谓理想状态，指的是数据没有跳变时间，即数据跳变是瞬间完成的，数据跳变的90%、50%、10%​​是在同一个时间。
   根据以上理想状态的定义，可认为一有扰动，数据就跳变完成。

5. 计算污染时间和传播时间
   
   现对图中四个时间进行解释：
   
   

   5. 各种信号路径、时序路径

   信号的路径主要分为三个
   
   时钟路径
   源时钟路径&目的时钟路径
   
   数据路径
   
   数据起点：
   对于时序逻辑电路，为某时序单元的时钟引脚
   对于组合逻辑电路，为某逻辑单元的数据输入端口
   数据终点：
   ​ 对于组合逻辑电路、时序逻辑电路都一样，均为某单元的数据输出端口
   异步路径（如异步复位）
   根据路径可将分析类型分为
   同步分析：时钟路径+数据路径
   异步分析：时钟路径+异步路径

   6. 时钟参数两大条件（重点）

6. 周期条件
   

7. 保持时间条件
   
   

   2. 时间偏差与抖动（重点）

   理想时钟：
   从时钟沿到各个单元的时钟端口的延时相等（即路径均匀）；
   同一个时刻，各个单元的时钟端的时钟相位相等。
   实际时钟：
   时钟偏差：各个时钟端口的时钟的周期没有改变，但是相位可能略有差别。
   时钟抖动：时钟的周期存在一些差别，或长或短。

   1. 时钟偏差(Clock Skew)

8. 定义与成因
   指同一个时钟域之间，时钟信号到达各个寄存器的最大时间差
   产生原因：
   时钟源到达各个端点的路径长度不同
   各个端口的负载不同
   时钟网络中插入的缓存器不等
9. 计算【全局偏差、局部偏差】
   
10. 全局时钟偏差
    
11. 局部时钟偏差
    
12. 时钟偏差分类（正负）
13. 正偏差
    正偏差，即时钟延迟方向与数据流方向一致，如图所示。
    
14. 负偏差
    正偏差，即时钟延迟方向与数据流方向相反，如图所示。
    
15. 利用时间偏差修补建立时间
    

16. 【周期T】时钟偏差对于周期的影响
    前文提到，负偏差使得实际逻辑计算的时间减小，为了填补裕量，只能增加时间周期，而提高时间周期会使得电路的性能下降。
    

    2. 时钟抖动(Clock Jitter)

17. 定义与计算
    定义：芯片某一给定点上，时钟周期宽度发生变化，或缩短或变宽

计算：

2. 【周期T】时钟抖动对于周期的影响
   因为时钟抖动是难以预料的，在确定时钟周期的时候，我们应该考虑最坏的情况，即$T-2 t_{\text {jitter }}>t_{c-q}+t_{\text {logic }}+t_{s u}$
   即上图所示的③-④。因为这意味着周期T需要增加tjitter​，性能降低
3. 总结