刘航宇发布的文章 - 第 11 页 - 我的学记|刘航宇的博客

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刘航宇(共311篇)

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【9】Verilog练习-串口指令处理器目录理论：代码cmd_pro UART_top 现象理论：图片图片图片代码 RX、TX需要与之在相同目录下 cmd_pro //指令处理器 `timescale 1ns/10ps module cmd_pro( clk, res, din_pro, en_din_pro, dout_pro, en_dout_pro, rdy ); input clk; input res; input[7:0] din_pro;//指令和数据输入端口； input en_din_pro;//输入使能； output[7:0] dout_pro;//指令执行结果； output en_dout_pro;//指令输出使能； output rdy;//串口发送模块空闲标志，0表示空闲； parameter add_ab=8'h0a; parameter sub_ab=8'h0b; parameter and_ab=8'h0c; parameter or_ab=8'h0d; reg[2:0] state;//主状态机寄存器(2^3个状态)； reg[7:0] cmd_reg,A_reg,B_reg;//存放指令、A和B； reg[7:0] dout_pro; reg en_dout_pro; always@(posedge clk or negedge res) if(~res)begin state<=0;cmd_reg<=0;A_reg<=0;B_reg<=0;dout_pro<=0; en_dout_pro<=0; end else begin case(state) 0://等指令； begin en_dout_pro<=0; if(en_din_pro) begin cmd_reg<=din_pro; state<=1; end end 1://收A； begin if(en_din_pro) begin A_reg<=din_pro; state<=2; end end 2://收B； begin if(en_din_pro) begin B_reg<=din_pro; state<=3; end end 3://指令译码和执行 begin state<=4; case(cmd_reg) add_ab: begin dout_pro<=A_reg+B_reg; end sub_ab: begin dout_pro<=A_reg-B_reg; end and_ab: begin dout_pro<=A_reg&B_reg; end or_ab: begin dout_pro<=A_reg|B_reg; end endcase end 4://发送指令执行结果 begin if(~rdy)begin en_dout_pro<=1; state<=0; end end default:// begin state<=0; en_dout_pro<=0; end endcase end endmoduleUART_top //串口指令处理器 `timescale 1ns/10ps module UART_top( clk, res, RX, TX ); input clk; input res; input RX; output TX; wire[7:0] din_pro; wire en_din_pro; wire[7:0] dout_pro; wire en_dout_pro; wire rdy; UART_Rxer UART_Rxer( .clk(clk), .res(res), .RX(RX), .data_out(din_pro), .en_data_out(en_din_pro) ); UART_TXer UART_TXer( .clk(clk), .res(res), .data_in(dout_pro), .en_data_in(en_dout_pro), .TX(TX), .rdy(rdy) ); cmd_pro cmd_pro( .clk(clk), .res(res), .din_pro(din_pro), .en_din_pro(en_din_pro), .dout_pro(dout_pro), .en_dout_pro(en_dout_pro), .rdy(rdy) ); endmodule //-----testbench of UART_top----- module UART_top_tb; reg clk,res; wire RX; wire TX; reg[45:0] RX_send;//里面装有串口字节发送数据 assign RX=RX_send[0];//连接RX； reg[12:0] con; UART_top UART_top( clk, res, RX, TX ); initial begin clk<=0;res<=0;RX_send<={1'b1,8'h09,1'b0,1'b1,8'h06,1'b0,1'b1,8'h0a,1'b0,16'hffff}; con<=0; #17 res<=1; #4000000 $stop; end always #5 clk<=~clk; always@(posedge clk)begin if(con==5000-1)begin con<=0; end else begin con<=con+1; end if(con==0)begin RX_send[44:0]<=RX_send[45:1]; RX_send[45]<=RX_send[0]; end end endmodule现象图片

FPGA&ASIC # ASIC/FPGA

刘航宇 4年前
0 412 2
2022-06-21
【8】Verilog练习-串口数据发送理论：图片图片代码： //串口发送模块 `timescale 1ns/10ps module UART_TXer( clk, res, data_in, en_data_in, TX, rdy ); input clk; input res; input[7:0] data_in;//准备发送的数据； input en_data_in;//发送使能； output TX;//输出使能 output rdy;//空闲标志，0表示空闲； reg[3:0] state;//主状态机寄存器； reg[9:0] send_buf;//发送寄存器 assign TX=send_buf[0];//连接TX； reg[9:0] send_flag;//用于判断右移结束； reg[12:0] con;//用于计算波特周期 reg rdy; always@(posedge clk or negedge res) if(~res)begin state<=0;send_buf<=1;con<=0;send_flag<=10'b10_0000_0000;rdy<=0; end else begin case(state) 0://等待使能信号； begin if(en_data_in)begin send_buf={1'b1,data_in,1'b0}; send_flag<=10'b10_0000_0000; rdy<=1; state<=1; end end 1://串口发送，寄存器右移； begin if(con==5000-1)begin con<=0; end else begin con<=con+1; end if(con==5000-1)begin send_buf[8:0]<=send_buf[9:1]; send_flag[8:0]<=send_flag[9:1]; end if(send_flag[0])begin rdy<=0; state<=0; end end endcase end endmodule //----testbench of UART_TXer--- module UART_TXer_tb; reg clk,res; reg[7:0] data_in; reg en_data_in; wire TX; wire rdy; UART_TXer UART_TXer( //同名例化； clk, res, data_in, en_data_in, TX, rdy ); initial begin clk<=0;res<=0;data_in<=8'h7f;en_data_in<=0; #17 res<=1; #30 en_data_in<=1; #10 en_data_in<=0; #10000 $stop; end always #5 clk<=~clk; endmodule结果：图片

FPGA&ASIC # ASIC/FPGA

刘航宇 4年前
0 492 3
2022-06-15
【7】Verilog练习-串口数据接收原理：图片图片图片图片程序 //串口数据接收 `timescale 1ns/10ps module UART_Rxer( clk, res, RX, data_out, en_data_out ); input clk; input res; input RX; output[7:0] data_out;//接收字节输出； output en_data_out;//输出使能； reg[7:0] data_out; reg[7:0] state;//主状态机； reg[12:0] con;//用于计算比特宽度； reg[3:0] con_bits;//用于计算比特数； reg RX_delay;//RX的延时； reg en_data_out; always@(posedge clk or negedge res) if(~res)begin state<=0;con<=0;con_bits<=0;RX_delay<=0; data_out<=0;en_data_out<=0; end else begin RX_delay<=RX; case(state) 0://等空闲； begin if(con==5000-1)begin //24M/4800=5000 con<=0; end else begin con<=con+1; end if(con==0)begin if(RX)begin con_bits<=con_bits+1; end else begin con_bits<=0; end if(con_bits==12)begin//连续12个1，说明处于空闲状态 state<=1; end end end 1://等起始位； begin en_data_out<=0; if(~RX&RX_delay)begin state<=2; end end 2://收最低位b0;T=5000；1.5T=7500 begin if(con==7500-1)begin con<=0; data_out[0]<=RX; state<=3; end else begin con<=con+1; end end 3://收最低位b1; begin if(con==5000-1)begin con<=0; data_out[1]<=RX; state<=4; end else begin con<=con+1; end end 4://收最低位b2; begin if(con==5000-1)begin con<=0; data_out[2]<=RX; state<=5; end else begin con<=con+1; end end 5://收最低位b3; begin if(con==5000-1)begin con<=0; data_out[3]<=RX; state<=6; end else begin con<=con+1; end end 6://收最低位b4; begin if(con==5000-1)begin con<=0; data_out[4]<=RX; state<=7; end else begin con<=con+1; end end 7://收最低位b5; begin if(con==5000-1)begin con<=0; data_out[5]<=RX; state<=8; end else begin con<=con+1; end end 8://收最低位b6; begin if(con==5000-1)begin con<=0; data_out[6]<=RX; state<=9; end else begin con<=con+1; end end 9://收最低位b7; begin if(con==5000-1)begin con<=0; data_out[7]<=RX; state<=10; end else begin con<=con+1; end end 10://产生使能脉冲 begin en_data_out<=1; state<=1; end default:// begin state<=0; con<=0; con_bits<=0; en_data_out<=0; end endcase end endmodule //----testbench of UART_Rxer-- module UART_Rxer_tb; reg clk,res; wire RX; wire[7:0] data_out; wire en_data_out; reg[25:0] RX_send;//里面装有串口字节发送数据； assign RX=RX_send[0];//连接RX reg[12:0] con; UART_Rxer UART_Rxer( .clk(clk), .res(res), .RX(RX), .data_out(data_out), .en_data_out(en_data_out) ); initial begin clk<=0;res<=0;RX_send<={1'b1,8'haa,1'b0,16'hffff}; con<=0; #17 res<=1; #4000000 $stop; end always #5 clk<=~clk; always@(posedge clk)begin if(con==5000-1)begin con<=0; end else begin con<=con+1; end if(con==0)begin RX_send[24:0]<=RX_send[25:1]; RX_send[25]<=RX_send[0]; end end endmodule现象图片

FPGA&ASIC

刘航宇 4年前
0 508 3
【6】Verilog练习-三角波梯形波发生器三角波发生器理论图片代码 //三角波发生器 `timescale 1ns/10ps module tri_gen( clk, res, d_out ); input clk; input res; output[8:0] d_out; reg state; reg[8:0] d_out; always@(posedge clk or negedge res) if(~res) begin state<=0;d_out<=0; end else begin case(state) 0://上升 begin d_out<=d_out+1; if(d_out==299)begin state<=1; end end 1://下降 begin d_out<=d_out-1; if(d_out==1)begin state<=0; end end endcase end endmodule //------testbench of tri_gen---- module tri_gen_tb; reg clk,res; wire[8:0] d_out; tri_gen U1( .clk(clk), .res(res), .d_out(d_out) ); initial begin clk<=0;res<=0; #17 res<=1; #8000 $stop; end always #5 clk<=~clk; endmodule现象图片梯形波发生器 //三角波发生器->改进为梯形波 `timescale 1ns/10ps module tri_gen( clk, res, d_out ); input clk; input res; output[8:0] d_out; reg[1:0] state;//3个状态2位，不在是原来的1bit reg[8:0] d_out; reg[7:0] con;//计数器，记录平顶周期个数 always@(posedge clk or negedge res) if(~res) begin state<=0;d_out<=0;con<=0; end else begin case(state) 0://上升 begin d_out<=d_out+1; if(d_out==299)begin state<=1; end end 1://平顶 begin if(con==200) begin state<=2; con<=0; end else begin con<=con+1; end end 2://下降 begin d_out<=d_out-1; if(d_out==1)begin state<=0; end end default://3状态 begin state<=0; con<=0; end endcase end endmodule //------testbench of tri_gen---- module tri_gen_tb; reg clk,res; wire[8:0] d_out; tri_gen U1( .clk(clk), .res(res), .d_out(d_out) ); initial begin clk<=0;res<=0; #17 res<=1; #20000 $stop; end always #5 clk<=~clk; endmodule现象图片

FPGA&ASIC

刘航宇 4年前
0 813 3
2022-05-25
【5】Verilog练习-相邻16点相加图片图片代码 //相邻16点相加 `timescale 1ns/10ps module sigma_16p( clk, res, data_in, syn_in, data_out, syn_out ); input clk,res; input[7:0] data_in;//采样信号 input syn_in;//采样时钟 output[11:0] data_out;//累加结果输出 output syn_out;//累加结果同步脉冲 reg syn_in_n1;//syn_in的反向延时 wire syn_pulse;//采样时钟上升沿识别脉冲 assign syn_pulse=syn_in&syn_in_n1; reg[3:0] con_syn;//采样时钟循环计数器 wire[7:0] comp_8;//补码 wire[11:0] d_12;//升位结果 assign comp_8=data_in[7]?{data_in[7],~data_in[6:0]+1}:data_in;//补码运算 assign d_12={comp_8[7],comp_8[7],comp_8[7],comp_8[7],comp_8}; reg[11:0] sigma;//累加计算 reg[11:0] data_out; reg syn_out; always@(posedge clk or negedge res) if(~res)begin syn_in_n1<=0;con_syn<=0;sigma<=0;data_out<=0;syn_out<=0; end else begin syn_in_n1<=~syn_in; if(syn_pulse)begin con_syn<=con_syn+1; end if(syn_pulse)begin if(con_syn==15)begin sigma<=d_12; data_out<=sigma; syn_out<=1; end else begin sigma<=sigma+d_12; end end else begin syn_out<=0; end end endmodule //-----testbench of sigma_16p--- module sigma_16p_tb; reg clk,res; reg[7:0] data_in; reg syn_in; wire[11:0] data_out; wire syn_out; sigma_16p sigma_16p( .clk(clk), .res(res), .data_in(data_in), .syn_in(syn_in), .data_out(data_out), .syn_out(syn_out) ); initial begin clk<=0;res<=0;data_in=1;syn_in<=0; #17 res<=1; #50000 $stop; end always #5 clk<=~clk; always #100 syn_in<=~syn_in; endmodule现象图片

FPGA&ASIC

刘航宇 4年前
0 455 1
【4】Verilog练习-秒计数器设计秒计数器设计图片代码 //秒计数器，0-9循环 `timescale 1ns/10ps module s_counter( clk, res, s_num ); input clk; input res; output[3:0] s_num; parameter frequency_clk=24;//24MHZ； reg[24:0] con_t;//秒脉冲分频计数器； reg s_pulse;//秒脉冲尖； reg[3:0] s_num; always@(posedge clk or negedge res) if(~res)begin con_t<=0;s_pulse<=0;s_num<=0; end else begin //if(con_t==frequency_clk*1000000-1)begin if(con_t==frequency_clk*1000-1)begin//仿真便于观察 con_t<=0; end else begin con_t<=con_t+1; end if(con_t==0)begin s_pulse<=1; end else begin s_pulse<=0; end if(s_pulse) begin if(s_num==9)begin s_num<=0; end else begin s_num<=s_num+1; end end end endmodule //-----testbench of s_counter--- module s_counter_tb; reg clk,res; wire[3:0] s_num; s_counter s_counter( .clk(clk), .res(res), .s_num(s_num) ); initial begin clk<=0;res<=0; #17 res<=1; #1000000 $stop; end always #5 clk<=~clk; endmodule现象图片扩展：数码管图片图片

FPGA&ASIC

刘航宇 4年前
0 463 2
2022-05-23
【3】Verilog练习-时序逻辑与伪随机码发生器设计和仿真时序逻辑代码与仿真图片代码 //计数器 `timescale 1ns/10ps module counter( clk, res, y ); input clk; input res; output[7:0] y; reg[7:0] y; wire[7:0] sum;//+1运算的结果； assign sum=y+1;//组合逻辑部分； always@(posedge clk or negedge res) if(~res)begin y<=0; end else begin y<=sum; end endmodule //----testbench of counter---- module counter_tb; reg clk,res; wire[7:0] y; counter counter( .clk(clk), .res(res), .y(y) ); initial begin clk<=0;res<=0; #17 res<=1; #6000 $stop; end always #5 clk<=~clk; endmodule现象图片模拟显示图片伪随机码发生器图片代码 //四级伪随机码发生器； `timescale 1ns/10ps module m_gen( clk, res, y ); input clk; input res; output y; reg[3:0] d; assign y=d[0]; always@(posedge clk or negedge res) if(~res)begin d<=4'b1111; end else begin d[2:0]<=d[3:1];//右移一位； d[3]<=d[3]+d[0];//模二加； end endmodule //----testbench of m_gen---- module m_gen_tb; reg clk,res; wire y; m_gen m_gen( .clk(clk), .res(res), .y(y) ); initial begin clk<=0;res<=0; #17 res<=1; #600 $stop; end always #5 clk<=~clk; endmodule现象图片

FPGA&ASIC

刘航宇 4年前
0 526 1
2022-05-21
【2】Verilog练习-补码转化与7段译码逻辑设计补码转化图片程序 //补码转化逻辑 `timescale 1ns/10ps module comp_conv( a, a_comp ); input[7:0] a; output[7:0] a_comp; //wire[6:0] b;//按位取反的幅度位 //wire[7:0] y;//负数的补码； //assign b=~a[6:0]; //assign y[6:0]=b+1;//按位取反+1 //assign y[6:0]=~a[6:0]+1;//按位取反+1 //assign y[7]=a[7];//符号位不变 //assign y={a[7],~a[6:0]+1}; //assign a_comp=a[7]?y:a;//二选一 assign a_comp=a[7]?{a[7],~a[6:0]+1}:a;//二选一 endmodule //----testbench of comp_conv--- module comp_conv_tb; reg[7:0] a_in; wire[7:0] y_out; comp_conv comp_conv( .a(a_in), .a_comp(y_out) ); initial begin a_in<=0; #3000 $stop; end always #10 a_in<=a_in+1; endmodule现象图片 7段译码逻辑设计图片代码： //七段码译码器 `timescale 1ns/10ps module seg_dec( num, a_g ); input[3:0] num; output[6:0] a_g;//a_g-->{a,b,c,d,e,f,g} reg[6:0] a_g; always@(num)begin case(num) 4'd0: begin a_g<=7'b111_1110; end 4'd1: begin a_g<=7'b011_0000; end 4'd2: begin a_g<=7'b110_1101; end 4'd3: begin a_g<=7'b111_1100; end 4'd4: begin a_g<=7'b011_0011; end 4'd5: begin a_g<=7'b101_1011; end 4'd6: begin a_g<=7'b101_1111; end 4'd7: begin a_g<=7'b111_0000; end 4'd8: begin a_g<=7'b111_1111; end 4'd9: begin a_g<=7'b111_1011; end default: begin a_g<=7'b000_0001; end//中杠 endcase end endmodule //----testbench of seg_dec--- module seg_dec_tb; reg[3:0] num_in; wire[6:0] a_g_out; seg_dec seg_dec( .num(num_in), .a_g(a_g_out) ); initial begin num_in<=0; #200 $stop; end always #10 num_in<=num_in+1; endmodule现象图片

FPGA&ASIC

刘航宇 4年前
0 684 3
GUN Radio实战信号源设计&USRP发射接收波形信号目录信号源设计用 USRP 发射接收波形信号信号源设计目标：创建一个正弦波，并使用时域 Scope Sink 查看生成的波形。了解基本的流程图构建和常用模块的使用。 1.在终端窗口中输入：gnuradio-companion 打开 GRC 软件。 2.将 Options 模块的 ID 属性设置为 LAB2，Generate Options 属性设置为 QT GUI。 3.使用快捷键 Ctrl+F 或点击菜单栏中的搜索图标查找模块 signal source 信号发生模块，和 scope sink 图形显示模块。双击或拖动模块到画布上。图片由于 GNU 中 scope 模块只有 WX GUI 类型的，如下图所示图片所以我们需要将 Options 模块的 Generate Options 属性值相应的改为 WX GUI。否则程序将会报错并不能被执行。如下图所示，连接 Signal Source 模块和 WX GUI Scope Sink 模块，而 WX GUI Scope Sink 模块为红色，点击工具栏中的运行按钮会显示出错误原因：图片 5.此时，若我们想在程序运行时，在 GUI 界面能够随时改变频率的值，则需要添加 WX GUI Slider 模块。图片 6.为了防止 CPU 过载，我们添加一个 Throttle 模块。Throttle 模块主要起到限速的作用，设置高的速率，程序执行的快，设置低的速率程序行的慢。当有硬件连接的时候，我们不需要 Throttle 模块，因为硬件本身就对速率有了限制。这里我们讲一下，为什么所有的流程图都要用 Throttle 模块，先看下使用了与没有使用 Throttle 模块的正弦波流程图上的系统资源监控对比：图片下图为 Throttle 为不同值时，CPU 的使用速率。图片 Throttle 模块的作用可以理解为限速：速度越高我们流程图运行的速度越高，速度越低流程图运行的速度越低。我们如果将 Throttle 模块的采样率调到1e6比调到 1e3(CPU 配置低就调的更低一些防止跑死)的 CPU 负载要高很多。 7.在桌面创建一个 LAB-LW 的文件夹，将刚刚连接好的程序保件夹中，并将其保存为 LAB1.grc。整体流程框图：图片流程结果图：图片用 USRP 发射接收波形信号目标：学会使用 USRP 设备利用现有的程序进行简单的修改实现简单的发送接收。并熟悉 UHD 模块的基本使用。通过上一个练习我们已经知道怎样建立一个不通过外部设备即可接收到波形信号的程序，在本节练习中，我们将对上节程序进行简单的修改然后利用外部 USRP 设备进行发射接收波形信号。将 Options 模块的 ID 属性设置为 LAB2，Generate Options 属性设置为 QT GUI。 2.由于有外部硬件连接了，所以我们不需要 Throttle 模块了， Throttle WX GUI Scope Sink 模块删除。 3.删除两个 WX GUI Slider 模块。 4.修改 Signal Source 模块的属性参数：图片 5.从模块库中将 QT GUI Sink，UHD：USRP Sink 模块添加到布中，将 Signal Source 模块的输出端与 QT GUI Sink 模块和 UHD：USRP S nk 模块的输入端连接到一起。其中 UHD：USRP Sink 模块用来发射波形信号，QT GUI Sink 模块用来查看发射的波形信号。其具体的模块属性参数如下图所示：图片 6.从模块库中将 UHD：USRP Source，QT GUI Sink 模块加到画布中，将 UHD：USRP Source 模块的输出端连接到 QT GUI Sink 模块的输入段。其中， UHD：USRP Source 模块用来接收波形信号，QT GUI Sink 模块用来显示接收波形。其具体的模块属性参数如下图所示：图片 UHD:USRP Sourc属性参数。 USRP B210 更改 A 通道或 B 通道：图片 7.添加两个 QT GUI Range 模块，并将其 ID 改为 gain_tx,和 gain_rx。用于调整发射端和接收端的增益值。图片图片 8.为了方便我们查看发射和接收的波形信号，我们添加一个 QT GUI Tab Widget模块。将 ID 更改为 ab，Num Tabs 改为2，Label0名称更改为 TX，用来查看发射端的波形情况；Label1名称更改为RX，用来查看接收端的波形情况。图片同时，更改发射端 QT GUI Sink 模块的 GUI Hint 属性为 lab@0；更改接收端 QT GUI Sink 模块的GUI Hint 属性为 lab@1。将连接好的程序保存在 LAB-LW 的文件夹中，并将其保存为 LAB2.grc 整体流程框图：图片流程结果图：（此程序采用 USRP-LW B210运行，同时将通道 A 的 TX/RX2端外接馈线或连接天线）发射端波形：图片接收端波形：图片

通信&信息处理 # 软件无线电

刘航宇 4年前
0 4,313 5
2022-05-17
【2】Verilog练习-组合逻辑电路多路选择器目录二选一逻辑设计多路选择逻辑设计二选一逻辑设计图片图片程序 //二选一逻辑设计 `timescale 1ns/10ps module fn_sw( a, b, sel, y ); input a; input b; input sel; output y; //assign y=sel?(a^b):(a&b); //用always语句块实现组合逻辑； reg y; always@(a or b or sel) if(sel==1)begin y<=a^b; end else begin y<=a&b; end endmodule //---testbench of fn_sw---- module fn_sw_tb; reg a,b,sel;//输入reg型 wire y;//输出wire型 fn_sw fn_sw( .a(a), .b(b), .sel(sel), .y(y) ); initial begin a<=0;b<=0;sel<=0; #10 a<=0;b<=0;sel<=1; #10 a<=0;b<=1;sel<=0; #10 a<=1;b<=0;sel<=0; #10 a<=1;b<=0;sel<=1; #10 a<=1;b<=1;sel<=0; #10 a<=1;b<=1;sel<=1; #10 $stop; end endmodule现象图片多路选择逻辑设计图片代码 //四选一逻辑设计 `timescale 1ns/10ps module fn_sw_4( a, b, sel, y ); input a; input b; input[1:0] sel; output y; reg y; always@(a or b or sel)begin case(sel) 2'b00:begin y<=a&b;end 2'b01:begin y<=a|b;end 2'b10:begin y<=a^b;end 2'b11:begin y<=~(a^b);end endcase end endmodule //-----testbench of fn_sw_4-- module fn_sw_4_tb; reg[3:0] absel; wire y; fn_sw_4 fn_sw_4( .a(absel[0]), .b(absel[1]), .sel(absel[3:2]), .y(y) ); initial begin absel<=0; #300 $stop; end always #10 absel<=absel+1; endmodule现象图片

FPGA&ASIC

刘航宇 4年前
0 750 2
2022-05-16
【4】Verilog-基础语法2 目录表达式 Verilog 编译指令表达式表达式由操作符和操作数构成，其目的是根据操作符的意义得到一个计算结果。表达式可以在出现数值的任何地方使用。例如： a^b ; //a与b进行异或操作 address[9:0] + 10'b1 ; //地址累加 flag1 && flag2 ; //逻辑与操作操作数操作数可以是任意的数据类型，只是某些特定的语法结构要求使用特定类型的操作数。操作数可以为常数，整数，实数，线网，寄存器，时间，位选，域选，存储器及函数调用等。 module test; //实数 real a, b, c; c = a + b ; //寄存器 reg [3:0] cprmu_1, cprmu_2 ; always @(posedge clk) begin cprmu_2 = cprmu_1 ^ cprmu_2 ; end //函数 reg flag1 ; flag = calculate_result(A, B); //非法操作数 reg [3:0] res; wire [3:0] temp; always@ （*）begin res = cprmu_2 – cprmu_1 ; //temp = cprmu_2 – cprmu_1 ; //不合法，always块里赋值对象不能是wire型 end endmodule操作符 Verilog 中提供了大约 9 种操作符，分别是算术、关系、等价、逻辑、按位、归约、移位、拼接、条件操作符。大部分操作符与 C 语言中类似。同类型操作符之间，除条件操作符从右往左关联，其余操作符都是自左向右关联。圆括号内表达式优先执行。例如下面每组的 2 种写法都是等价的。图片不同操作符之间，优先级是不同的。下表列出了操作符优先级从高至低的排列顺序。当没有圆括号时，Verilog 会根据操作符优先级对表达式进行计算。为了避免由操作符优先级导致的计算混乱，在不确定优先级时，建议用圆括号将表达式区分开来。图片算术操作符算术操作符包括单目操作符和双目操作符。双目操作符对 2 个操作数进行算术运算，包括乘（）、除（/）、加（+）、减（-）、求幂（*）、取模（%）。 reg [3:0] a, b; reg [4:0] c ; a = 4'b0010 ; b = 4'b1001 ; c = a+b; //结果为c=b'b1011 c = a/b; //结果为c=4，取整如果操作数某一位为 X，则计算结果也会全部出现 X。例如： b = 4'b100x ; c = a+b ; //结果为c=4'bxxxx对变量进行声明时，要根据变量的操作符对变量的位宽进行合理声明，不要让结果溢出。上述例子中，相加的 2 个变量位宽为 4bit，那么结果寄存器变量位宽最少为 5bit。否则，高位将被截断，导致结果高位丢失。无符号数乘法时，结果变量位宽应该为 2 个操作数位宽之和。 reg [3:0] mula ; reg [1:0] mulb; reg [5:0] res ; mula = 4'he ; mulb = 2'h3 ; res = mula * mulb ; //结果为res=6'h2a, 数据结果没有丢失位数和 - 也可以作为单目操作符来使用，表示操作数的正负性。此类操作符优先级最高。 -4 //表示负4 +3 //表示正3 负数表示时，可以直接在十进制数字前面增加一个减号 -，也可以指定位宽。因为负数使用二进制补码来表示，不指定位宽来表示负数，编译器在转换时，会自动分配位宽，从而导致意想不到的结果。例如： mula = -4'd4 ; mulb = 2 ; res = mula * mulb ; //计算结果为res=-6'd8, 即res=6'h38，正常 res = mula * (-'d4) ; //(4的32次幂-4) * 2, 结果异常关系操作符关系操作符有大于（>），小于（<），大于等于（>=），小于等于（<=）。关系操作符的正常结果有 2 种，真（1）或假（0）。如果操作数中有一位为 x 或 z，则关系表达式的结果为 x 。 A = 4 ; B = 3 ; X = 3'b1xx ; A > B //为真 A <= B //为假 A >= Z //为X，不确定等价操作符等价操作符包括逻辑相等（==），逻辑不等（!=），全等（===），非全等（!==）。等价操作符的正常结果有 2 种：为真（1）或假（0）。逻辑相等/不等操作符不能比较 x 或 z，当操作数包含一个 x 或 z，则结果为不确定值。全等比较时，如果按位比较有相同的 x 或 z，返回结果也可以为 1，即全等比较可比较 x 或 z。所以，全等比较的结果一定不包含 x。举例如下： A = 4 ; B = 8'h04 ; C = 4'bxxxx ; D = 4'hx ; A == B //为真 A == (B + 1) //为假 A == C //为X，不确定 A === C //为假，返回值为0 C === D //为真，返回值为1逻辑操作符逻辑操作符主要有 3 个：&&（逻辑与）, ||（逻辑或），!（逻辑非）。逻辑操作符的计算结果是一个 1bit 的值，0 表示假，1 表示真，x 表示不确定。如果一个操作数不为 0，它等价于逻辑 1；如果一个操作数等于 0，它等价于逻辑 0。如果它任意一位为 x 或 z，它等价于 x。如果任意一个操作数包含 x，逻辑操作符运算结果不一定为 x。逻辑操作符的操作数可以为变量，也可以为表达式。例如： A = 3; B = 0; C = 2'b1x ; A && B // 为假 A || B // 为真 ! A // 为假 ! B // 为真 A && C // 为X，不确定 A || C // 为真，因为A为真 (A==2) && (! B) //为真，此时第一个操作数为表达式按位操作符按位操作符包括：取反（~），与（&），或（|），异或（^），同或（~^）。按位操作符对 2 个操作数的每 1bit 数据进行按位操作。如果 2 个操作数位宽不相等，则用 0 向左扩展补充较短的操作数。取反操作符只有一个操作数，它对操作数的每 1bit 数据进行取反操作。下图给出了按位操作符的逻辑规则。图片 A = 4'b0101 ; B = 4'b1001 ; C = 4'bx010 ; ~A //4'b1010 A & B //4'b0001 A | B //4'b1101 A^B //4'b1100 A ~^ B //4'b0011 B | C //4'b1011 B&C //4'bx000移位操作符移位操作符包括左移（<<），右移（>>），算术左移（<<<），算术右移（>>>）。移位操作符是双目操作符，两个操作数分别表示要进行移位的向量信号（操作符左侧）与移动的位数（操作符右侧）。算术左移和逻辑左移时，右边低位会补 0。逻辑右移时，左边高位会补 0；而算术右移时，左边高位会补充符号位，以保证数据缩小后值的正确性。 A = 4'b1100 ; B = 4'b0010 ; A = A >> 2 ; //结果为 4'b0011 A = A << 1; //结果为 4'b1000 A = A <<< 1 ; //结果为 4'b1000 C = B + (A>>>2); //结果为 2 + (-4/4) = 1, 4'b0001拼接操作符拼接操作符用大括号 {，} 来表示，用于将多个操作数（向量）拼接成新的操作数（向量），信号间用逗号隔开。拼接符操作数必须指定位宽，常数的话也需要指定位宽。例如： A = 4'b1010 ; B = 1'b1 ; Y1 = {B, A[3:2], A[0], 4'h3 }; //结果为Y1='b1100_0011 Y2 = {4{B}, 3'd4}; //结果为 Y2=7'b111_1100 Y3 = {32{1'b0}}; //结果为 Y3=32h0，常用作寄存器初始化时匹配位宽的赋初值条件操作符条件表达式有 3 个操作符，结构描述如下： condition_expression ? true_expression : false_expression 计算时，如果 condition_expression 为真（逻辑值为 1），则运算结果为 true_expression；如果 condition_expression 为假（逻辑值为 0），则计算结果为 false_expression。 assign hsel = (addr[9:8] == 2'b0) ? hsel_p1 : hsel_p2 ; //当信号 addr 高 2bit 为 0 时，hsel 赋值为 hsel_p1; 否则，将 hsel_p2 赋值给 hsel。其实，条件表达式类似于 2 路（或多路）选择器，其描述方式完全可以用 if-else 语句代替。当然条件操作符也能进行嵌套，完成一个多次选择的逻辑。例如 assign hsel = (addr[9:8] == 2'b00) ? hsel_p1 : (addr[9:8] == 2'b01) ? hsel_p2 : (addr[9:8] == 2'b10) ? hsel_p3 : (addr[9:8] == 2'b11) ? hsel_p4 ;Verilog 编译指令以反引号 ` 开始的某些标识符是 Verilog 系统编译指令。编译指令为 Verilog 代码的撰写、编译、调试等提供了极大的便利。下面介绍下完整的 8 种编译指令，其中前 4 种使用频率较高。 `define `undef 在编译阶段，`define 用于文本替换，类似于 C 语言中的 #define。一旦 `define 指令被编译，其在整个编译过程中都会有效。例如，在一个文件中定义： `define DATA_DW 32 则在另一个文件中也可以直接使用 DATA_DW `define S $stop; //用`S来代替系统函数$stop; (包括分号) `define WORD_DEF reg [31:0] //可以用`WORD_DEF来声明32bit寄存器变量`undef 用来取消之前的宏定义，例如 `define DATA_DW 32 …… reg [DATA_DW-1:0] data_in ; …… `undef DATA_DW `ifdef, `ifndef, `elsif, `else, `endif`ifdef MCU51 parameter DATA_DW = 8 ; `elsif WINDOW parameter DATA_DW = 64 ; `else parameter DATA_DW = 32 ; `endif图片当然，也可用 `ifndef 来设置条件编译，表示如果没有相关的宏定义，则执行相关语句。下面例子中，如果定义了 WINDOW，则使用第二种参数说明。如果没有定义 WINDOW，则使用第一种参数说明。 `ifndef WINDOW parameter DATA_DW = 32 ; `else parameter DATA_DW = 64 ; `endif`include 使用 `include 可以在编译时将一个 Verilog 文件内嵌到另一个 Verilog 文件中，作用类似于 C 语言中的 #include 结构。该指令通常用于将全局或公用的头文件包含在设计文件里。文件路径既可以使用相对路径，也可以使用绝对路径。 `include "../../param.v" `include "header.v"`timescale 在 Verilog 模型中，时延有具体的单位时间表述，并用 `timescale 编译指令将时间单位与实际时间相关联。该指令用于定义时延、仿真的单位和精度，格式为： `timescale time_unit / time_precisiontime_unit 表示时间单位，time_precision 表示时间精度，它们均是由数字以及单位 s（秒），ms（毫秒），us（微妙），ns（纳秒），ps（皮秒）和 fs（飞秒）组成。时间精度可以和时间单位一样，但是时间精度大小不能超过时间单位大小，例如下面例子中，输出端 Z 会延迟 5.21ns 输出 A&B 的结果。 `timescale 1ns/100ps //时间单位为1ns，精度为100ps，合法 //`timescale 100ps/1ns //不合法 module AndFunc(Z, A, B); output Z; input A, B ; assign #5.207 Z = A & B endmodule图片 `timescale 10ns/1ns module test; reg A, B ; wire OUTZ ; initial begin A = 1; B = 0; # 1.28 B = 1; # 3.1 A = 0; end AndFunc u_and(OUTZ, A, B) ; endmodule在模块 AndFunc 中，5.207 对应 5.21ns。在模块 test 中，1.28 对应 13ns，3.1 对应 31ns。但是，当仿真 test 时，由于 AndFunc 中的最小精度为 100ps，因此 test 中的时延精度将进行重新调整。13ns 将对应 130100ps，31ns 将对应 310100ps。仿真时，时延精度也会使用 100ps。仿真时间单位大小没有影响。如果有并行子模块，子模块间的 `timescale 并不会相互影响。例如在模块 test 中再例化一个子模块 OrFunc。仿真 test 时，OrFunc 中的 #5.207 延时依然对应 52ns。 //子模块： `timescale 10ns/1ns //时间单位为1ns，精度为100ps，合法 module OrFunc(Z, A, B); output Z; input A, B ; assign #5.207 Z = A | B endmodule //顶层模块： `timescale 10ns/1ns module test; reg A, B ; wire OUTZ ; wire OUTX ; initial begin A = 1; B = 0; # 1.28 B = 1; # 3.1 A = 0; end AndFunc u_and(OUTZ, A, B) ; OrFunc u_and(OUTX, A, B) ; endmodule此例中，仿真 test 时，OrFunc 中的 #5.207 延时依然对应 52ns。 `timescale 的时间精度设置是会影响仿真时间的。时间精度越小，仿真时占用内存越多，实际使用的仿真时间就越长。所以如果没有必要，应尽量将时间精度设置的大一些。 `default_nettype 该指令用于为隐式的线网变量指定为线网类型，即将没有被声明的连线定义为线网类型。 `default_nettype wand该实例定义的缺省的线网为线与类型。因此，如果在此指令后面的任何模块中的连线没有说明，那么该线网被假定为线与类型。 `default_nettype none该实例定义后，将不再自动产生 wire 型变量。例如下面第一种写法编译时不会报 Error，第二种写法编译将不会通过。 //Z1 无定义就使用，系统默认Z1为wire型变量，有 Warning 无 Error module test_and( input A, input B, output Z); assign Z1 = A & B ; endmodule//Z1无定义就使用，由于编译指令的存在，系统会报Error，从而检查出书写错误 `default_nettype none module test_and( input A, input B, output Z); assign Z1 = A & B ; endmodule图片 `celldefine module ( input clk, input rst, output clk_pll, output flag); …… endmodule `endcelldefine图片

FPGA&ASIC

刘航宇 4年前
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【1】Verilog练习-基本门电路反相器&与非门目录反相器多位反相器与非门多位与非门反相器图片 //反相器设计 `timescale 1ns/10ps //1ns时间单位，10ps精度 module inv( A, Y ); input A; output Y; assign Y=~A; endmodule //---testbench of inv-- module inv_tb; //testbench无端口不写括号 reg aa; //输入 wire yy; //输出 inv inv( .A(aa), .Y(yy) ); //异名例化 initial begin aa<=0; #10 aa<=1; //过10个时间单位timescale #10 aa<=0; #10 aa<=1; #10 $stop; end endmodule现象：图片多位反相器图片与非门 l378lznf.png图片代码 //与非门 `timescale 1ns/10ps module nand_gate( A, B, Y ); input A; input B; output Y; assign Y=~(A&B); endmodule //------testbench of nand_gate-- module nand_gate_tb; reg aa,bb; //输入定义为reg wire yy; nand_gate nand_gate( .A(aa), .B(bb), .Y(yy) ); initial begin aa<=0;bb<=0; //用箭头等号对应实际电路 #10 aa<=1;bb<=1; #10 aa<=0;bb<=1; #10 aa<=1;bb<=0; #10 aa<=0;bb<=0; #10 $stop; end endmodule现象 l379jg44.png图片多位与非门 l379koe9.png图片代码 //与非门 `timescale 1ns/10ps module nand_gate_4bits( A, B, Y ); input[3:0] A; input[3:0] B; output[3:0] Y; assign Y=~(A&B); endmodule //------testbench of nand_gate-- module nand_gate_4bits_tb; reg[3:0] aa,bb; //输入定义为reg wire[3:0] yy; nand_gate_4bits nand_gate_4bits( .A(aa), .B(bb), .Y(yy) ); initial begin aa<=4'b0000;bb<=4'b1111; //用箭头等号对应实际电路 #10 aa<=4'b1110;bb<=4'b0011; #10 aa<=4'b0110;bb<=4'b0111; #10 aa<=4'b0111;bb<=4'b1110; #10 aa<=4'b1101;bb<=4'b1111; #10 $stop; end endmodulel379uc5u.png图片

FPGA&ASIC

刘航宇 4年前
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那年今日

2021 08/05 [模电]最大不失真输出电压Uom研究

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。。
2026-06-22

好的，谢谢૮₍◜ෆ◝.₎ა
。。。。
2026-06-22

请问引脚面对自己还是朝下
Lapse
2026-05-30