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刘航宇(共311篇)

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2022-05-14
【3】Verilog-基础语法1 目录标识符与关键字数值种类字符串表示方法 Verilog 数据类型标识符与关键字标识符（identifier）可以是任意一组字母、数字、$ 符号和 _(下划线)符号的合，但标识符的第一个字符必须是字母或者下划线，不能以数字或者美元符开始。另外，标识符是区分大小写的。关键字是 Verilog 中预留的用于定义语言结构的特殊标识符。 Verilog 中关键字全部为小写。 reg [3:0] counter ; //reg 为关键字， counter 为标识符 input clk; //input 为关键字，clk 为标识符 input CLK; //CLK 与 clk是 2 个不同的标识符数值种类 Verilog HDL 有下列四种基本的值来表示硬件电路中的电平逻辑： 0：逻辑 0 或 "假" 1：逻辑 1 或 "真" x 或 X：未知 z 或 Z：高阻 x 意味着信号数值的不确定，即在实际电路里，信号可能为 1，也可能为 0。 z 意味着信号处于高阻状态，常见于信号（input, reg）没有驱动时的逻辑结果。例如一个 pad 的 input 呈现高阻状态时，其逻辑值和上下拉的状态有关系。上拉则逻辑值为 1，下拉则为 0 。整数数值表示方法数字声明时，合法的基数格式有 4 中，包括：十进制('d 或 'D)，十六进制('h 或 'H)，二进制（'b 或 'B），八进制（'o 或 'O）。数值可指明位宽，也可不指明位宽。指明位宽 4'b1011 // 4bit 数值 32'h3022_c0de // 32bit 的数值其中，下划线 _ 是为了增强代码的可读性。不指明位宽一般直接写数字时，默认为十进制表示，例如下面的 3 种写法是等效的： counter = 'd100 ; //一般会根据编译器自动分频位宽，常见的为32bit counter = 100 ; counter = 32'h64 ;负数表示通常在表示位宽的数字前面加一个减号来表示负数。例如 -6'd15 -15-15 在 5 位二进制中的形式为 5'b10001, 在 6 位二进制中的形式为 6'b11_0001。需要注意的是，减号放在基数和数字之间是非法的，例如下面的表示方法是错误的： 4'd-2 //非法说明实数表示方法实数表示方法主要有两种方式：十进制 30.123 6.0 3.0 0.001 科学计数法 1.2e4 //大小为12000 1_0001e4 //大小为100010000 1E-3 //大小为0.001 字符串表示方法字符串是由双引号包起来的字符队列。字符串不能多行书写，即字符串中不能包含回车符。Verilog 将字符串当做一系列的单字节 ASCII 字符队列。例如，为存储字符串 "ee.ac.cn", 需要 14*8bit 的存储单元。例如： reg [0: 14*8-1] str ; initial begin str = "ee.ac.cn"; end Verilog 数据类型 Verilog 最常用的 2 种数据类型就是线网（wire）与寄存器（reg），其余类型可以理解为这两种数据类型的扩展或辅助。线网（wire） wire 类型表示硬件单元之间的物理连线，由其连接的器件输出端连续驱动。如果没有驱动元件连接到 wire 型变量，缺省值一般为 "Z"。举例如下： wire interrupt ; wire flag1, flag2 ; wire gnd = 1'b0 ;线网型还有其他数据类型，包括 wand，wor，wri，triand，trior，trireg 等。这些数据类型用的频率不是很高，这里不做介绍。寄存器（reg）寄存器（reg）用来表示存储单元，它会保持数据原有的值，直到被改写。声明举例如下： reg clk_temp; reg flag1, flag2 ;例如在 always 块中，寄存器可能被综合成边沿触发器，在组合逻辑中可能被综合成 wire 型变量。寄存器不需要驱动源，也不一定需要时钟信号。在仿真时，寄存器的值可在任意时刻通过赋值操作进行改写。例如： reg rstn ; initial begin rstn = 1'b0 ; #100 ; //延时 rstn = 1'b1 ; end向量当位宽大于 1 时，wire 或 reg 即可声明为向量的形式。例如： reg [3:0] counter ; //声明4bit位宽的寄存器counter wire [32-1:0] gpio_data; //声明32bit位宽的线型变量gpio_data wire [8:2] addr ; //声明7bit位宽的线型变量addr，位宽范围为8:2 reg [0:31] data ; //声明32bit位宽的寄存器变量data, 最高有效位为0对于上面的向量，我们可以指定某一位或若干相邻位，作为其他逻辑使用。例如： wire [9:0] data_low = data[0:9] ; addr_temp[3:2] = addr[8:7] + 1'b1 ;Verilog 支持可变的向量域选择，例如： reg [31:0] data1 ; reg [7:0] byte1 [3:0]; integer j ; always@* begin for (j=0; j<=3;j=j+1) begin byte1[j] = data1[(j+1)*8-1 : j*8]; //把data1[7:0]…data1[31:24]依次赋值给byte1[0][7:0]…byte[3][7:0] end endVerillog 还支持指定 bit 位后固定位宽的向量域选择访问。 [bit+: width] : 从起始 bit 位开始递增，位宽为 width。 [bit-: width] : 从起始 bit 位开始递减，位宽为 width。 //下面 2 种赋值是等效的 A = data1[31-: 8] ; A = data1[31:24] ; //下面 2 种赋值是等效的 B = data1[0+ : 8] ; B = data1[0:7] ;对信号重新进行组合成新的向量时，需要借助大括号。例如： wire [31:0] temp1, temp2 ; assign temp1 = {byte1[0][7:0], data1[31:8]}; //数据拼接 assign temp2 = {32{1'b0}}; //赋值32位的数值0 整数，实数，时间寄存器变量整数，实数，时间等数据类型实际也属于寄存器类型。整数（integer）整数类型用关键字 integer 来声明。声明时不用指明位宽，位宽和编译器有关，一般为32 bit。reg 型变量为无符号数，而 integer 型变量为有符号数。例如： reg [31:0] data1 ; reg [3:0] byte1 [7:0]; //数组变量，后续介绍 integer j ; //整型变量，用来辅助生成数字电路 always@* begin for (j=0; j<=3;j=j+1) begin byte1[j] = data1[(j+1)*8-1 : j*8]; //把data1[7:0]…data1[31:24]依次赋值给byte1[0][7:0]…byte[3][7:0] end end此例中，integer 信号 j 作为辅助信号，将 data1 的数据依次赋值给数组 byte1。综合后实际电路里并没有 j 这个信号，j 只是辅助生成相应的硬件电路。实数（real）实数用关键字 real 来声明，可用十进制或科学计数法来表示。实数声明不能带有范围，默认值为 0。如果将一个实数赋值给一个整数，则只有实数的整数部分会赋值给整数。例如： real data1 ; integer temp ; initial begin data1 = 2e3 ; data1 = 3.75 ; end initial begin temp = data1 ; //temp 值的大小为3 end时间（time） Verilog 使用特殊的时间寄存器 time 型变量，对仿真时间进行保存。其宽度一般为 64 bit，通过调用系统函数 $time 获取当前仿真时间。例如： time current_time ; initial begin #100 ; current_time = $time ; //current_time 的大小为 100 end数组在 Verilog 中允许声明 reg, wire, integer, time, real 及其向量类型的数组。数组维数没有限制。线网数组也可以用于连接实例模块的端口。数组中的每个元素都可以作为一个标量或者向量，以同样的方式来使用，形如：<数组名>[<下标>]。对于多维数组来讲，用户需要说明其每一维的索引。例如： integer flag [7:0] ; //8个整数组成的数组 reg [3:0] counter [3:0] ; //由4个4bit计数器组成的数组 wire [7:0] addr_bus [3:0] ; //由4个8bit wire型变量组成的数组 wire data_bit[7:0][5:0] ; //声明1bit wire型变量的二维数组 reg [31:0] data_4d[11:0][3:0][3:0][255:0] ; //声明4维的32bit数据变量数组下面显示了对数组元素的赋值操作： flag [1] = 32'd0 ; //将flag数组中第二个元素赋值为32bit的0值 counter[3] = 4'hF ; //将数组counter中第4个元素的值赋值为4bit 十六进制数F，等效于counter[3][3:0] = 4'hF，即可省略宽度; assign addr_bus[0] = 8'b0 ; //将数组addr_bus中第一个元素的值赋值为0 assign data_bit[0][1] = 1'b1; //将数组data_bit的第1行第2列的元素赋值为1，这里不能省略第二个访问标号，即 assign data_bit[0] = 1'b1; 是非法的。 data_4d[0][0][0][0][15:0] = 15'd3 ; //将数组data_4d中标号为[0][0][0][0]的寄存器单元的15~0bit赋值为3虽然数组与向量的访问方式在一定程度上类似，但不要将向量和数组混淆。向量是一个单独的元件，位宽为 n；数组由多个元件组成，其中每个元件的位宽为 n 或 1。它们在结构的定义上就有所区别。存储器存储器变量就是一种寄存器数组，可用来描述 RAM 或 ROM 的行为。例如： reg membit[0:255] ; //256bit的1bit存储器 reg [7:0] mem[0:1023] ; //1Kbyte存储器，位宽8bit mem[511] = 8'b0 ; //令第512个8bit的存储单元值为0参数参数用来表示常量，用关键字 parameter 声明，只能赋值一次。例如： parameter data_width = 10'd32 ; parameter i=1, j=2, k=3 ; parameter mem_size = data_width * 10 ;但是，通过实例化的方式，可以更改参数在模块中的值。此部分以后会介绍。局部参数用 localparam 来声明，其作用和用法与 parameter 相同，区别在于它的值不能被改变。所以当参数只在本模块中调用时，可用 localparam 来说明。字符串字符串保存在 reg 类型的变量中，每个字符占用一个字节（8bit）。因此寄存器变量的宽度应该足够大，以保证不会溢出。字符串不能多行书写，即字符串中不能包含回车符。如果寄存器变量的宽度大于字符串的大小，则使用 0 来填充左边的空余位；如果寄存器变量的宽度小于字符串大小，则会截去字符串左边多余的数据。例如，为存储字符串 "ee.ac.cn", 需要 14*8bit 的存储单元： reg [0: 14*8-1] str ; initial begin str = "ee.ac.cn"; end 有一些特殊字符在显示字符串中有特殊意义，例如换行符，制表符等。如果需要在字符串中显示这些特殊的字符，则需要在前面加前缀转义字符 \ 。例如下表所示：图片其实，在 SystemVerilog（主要用于 Verilog 仿真的编程语言）语言中，已经可以直接用关键字 string 来表示字符串变量类型，这为 Verilog 的仿真带来了极大的便利。有兴趣的学者可以简单学习下 SystemVerilog。

FPGA&ASIC

刘航宇 4年前
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2022-05-14
【2】Verilog-项目设计方法目录设计方法设计流程需求分析功能划分文本描述功能仿真（前仿真）逻辑综合布局布线时序仿真（后仿真） FPGA/CPLD 下载或 ASIC 制造工艺生产设计方法 Verilog 的设计多采用自上而下的设计方法（top-down）。即先定义顶层模块功能，进而分析要构成顶层模块的必要子模块；然后进一步对各个模块进行分解、设计，直到到达无法进一步分解的底层功能块。这样，可以把一个较大的系统，细化成多个小系统，从时间、工作量上分配给更多的人员去设计，从而提高了设计速度，缩短了开发周期。 l35lheq6.png图片设计流程 l35ligw8.png图片 Verilog 的设计流程，一般包括以下几个步骤：需求分析工作人员需要对用户提出的功能要求进行分析理解，做出电路系统的整体规划，形成详细的技术指标，确定初步方案。例如，要设计一个电子屏，需要考虑供电方式、工作频率、产品体积、成本、功耗等，电路实现采用 ASIC 还是选用 FPGA/CPLD 器件等。功能划分正确地分析了用户的电路需求后，就可以进行逻辑功能的总体设计，设计整个电路的功能、接口和总体结构，考虑功能模块的划分和设计思路，各子模块的接口和时序（包括接口时序和内部信号的时序）等，向项目组成员合理分配子模块设计任务。文本描述可以用任意的文本编辑器，也可以用专用的 HDL 编辑环境，对所需求的数字电路进行设计建模，保存为 .v 文件。功能仿真（前仿真）对建模文件进行编译，对模型电路进行功能上的仿真验证，查找设计的错误并修正。此时的仿真验证并没有考虑到信号的延迟等一些 timing 因素，只是验证逻辑上的正确性。逻辑综合综合（synthesize），就是在标准单元库和特定的设计约束的基础上，将设计的高层次描述（Verilog 建模）转换为门级网表的过程。逻辑综合的目的是产生物理电路门级结构，并在逻辑、时序上进行一定程度的优化，寻求逻辑、面积、功耗的平衡，增强电路的可测试性。但不是所有的 Verilog 语句都是可以综合成逻辑单元的，例如时延语句。布局布线根据逻辑综合出的网表与约束文件，利用厂家提供的各种基本标准单元库，对门级电路进行布局布线。至此，已经将 Verilog 设计的数字电路，设计成由标准单元库组成的数字电路。时序仿真（后仿真）布局布线后，电路模型中已经包含了时延信息。利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。单元器件的不同、布局布线方案都会给电路的时序造成影响，严重时会出现错误。出错后可能就需要重新修改 RTL（寄存器传输级描述，即 Verilog 初版描述），重复后面的步骤。这样的过程可能反复多次，直至错误完全排除。 FPGA/CPLD 下载或 ASIC 制造工艺生产完成上面所有步骤后，就可以通过开发工具将设计的数字电路目标文件下载到 FPGA/CPLD 芯片中，然后在电路板上进行调试、验证。如果要在 ASIC 上实现，则需要制造芯片。一般芯片制造时，也需要先在 FPGA 板卡上进行逻辑功能的验证。

FPGA&ASIC

刘航宇 4年前
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【1】Verilog-初识、简介与环境搭建目录发展历史主要特性主要应用 Verilog 环境搭建Quartus II 安装 Modelsim 安装建立 Quartus II 工程建立工程新建 Verilog 源文件 Quartus II 调用 Modelsim 仿真总结 Verilog 具有很强的电路描述与建模能力，能从多个层次对数字系统进行描述和建模。因此，在简化硬件设计任务、提高设计效率与可靠性、语言易读性、层次化和结构化设计等方面展现了强大的生命力与潜力。发展历史 1983 年，Verilog 最初由 Gateway Design Automation 公司（GDA）的 Phil Moorby 创建，作为内部仿真器的语言，主要用于逻辑建模和仿真验证，被广泛使用。 1989 年，GDA 公司被 Cadence 公司收购，Verilog 语言成为 Cadence 公司的私有财产。 1990 年，Cadence 公司成立 OVI（Open Verilog International）组织，公开 Verilog 语言，促进 Verilog 向公众领域发展。 1992 年，OVI 决定致力于将 Verilog OVI 标准推广为 IEEE（The Institute of Electrical and Electronics Engineers）标准。 1995 年，OVI 的努力获得成功，IEEE 制定了 Verilog HDL 的第一个国际标准，即 IEEE Std 1364-1995，也称之为 Verilog 1.0。 2001 年，IEEE 发布 Verilog 第二个标准（Verilog 2.0），即 IEEE Std 1364-2001, 简称为 Verilog-2001 标准。由于 Cadence 在集成电路设计领域的影响力及 Verilog 语言的简洁易用性，Verilog 成为电路设计中最流行的硬件描述语言。主要特性下面是 Verilog 的主要特性：可采用 3 种不同的方式进行设计建模：行为级描述——使用过程化结构建模；数据流描述——使用连续赋值语句建模；结构化方式——使用门和模块例化语句描述。两类数据类型：线网（wire）数据类型与寄存器（reg）数据类型，线网表示物理元件之间的连线，寄存器表示抽象的数据存储元件。能够描述层次设计，可使用模块实例化描述任何层次。用户定义原语（UDP）创建十分灵活。原语既可以是组合逻辑，也可以是时序逻辑。可提供显示语言结构指定设计中的指定端口到端口的时延，以及路径时延和时序检查。 Verilog 支持其他编程语言接口（PLI）进行进一步扩展。PLI 允许外部函数访问 Verilog 模块内部信息，为仿真提供了更加丰富的测试方法。同一语言可用于生成模拟激励和指定测试的约束条件。设计逻辑功能时，设计者可不用关心不影响逻辑功能的因素，例如工艺、温度等。主要应用专用集成电路（ASIC），就是具有专门用途和特殊功能的独立集成电路器件。 Verilog 作为硬件描述语言，主要用来生成专用集成电路。主要通过 3 个途径来完成： 1、可编程逻辑器件 FPGA 和 CPLD 是实现这一途径的主流器件。他们直接面向用户，具有极大的灵活性和通用性，实现快捷，测试方便，开发效率高而成本较低。 2、半定制或全定制 ASIC 通俗来讲，就是利用 Verilog 来设计具有某种特殊功能的专用芯片。根据基本单元工艺的差异，又可分为门阵列 ASIC，标准单元 ASIC，全定制 ASIC。 3、混合 ASIC 主要指既具有面向用户的 FPGA 可编程逻辑功能和逻辑资源，同时也含有可方便调用和配置的硬件标准单元模块，如CPU，RAM，锁相环，乘法器等。 Verilog 环境搭建学习 Verilog 做仿真时，可选择不同仿真环境。FPGA 开发环境有 Xilinx 公司的 ISE（目前已停止更新），VIVADO；因特尔公司的 Quartus II；ASIC 开发环境有 Synopsys 公司的 VCS ；很多人也在用 Icarus Verilog 和 GTKwave 的方法，更加的轻便。虽然 ISE 或者 Quartus II 都会自带仿真器，但功能还是有欠缺。所以，这里介绍下 Quartus II + Modelsim 联合仿真的测试方法，运行环境为 64bit-win10 系统。 Quartus II 安装本次介绍使用的 Quartus 版本为 10.1。目前 Quartus II 官网已经没有 13.1 以下版本的安装包，大家可以安装 13.1 以上版本的软件。功能都是大同小异，下载地址：https://fpgasoftware.intel.com/13.1/?edition=subscription&platform=windows 下载 13.1 以上的 quartus II 时，官网也会推荐相应版本的 Modelsim，一起下载即可。开始安装，修改安装路径，其他按照默认设置一步步操作即可。下图是成功安装的截图。图片如果提示需要 License file，如下图所示，则需要指定购买该软件时的 license 文件。图片如果 license 文件需要替换 Host-ID，只需要 license 文件中的 HOSTID 替换为 NIC 选项中随便一个 ID 即可，如下图红色框所示： l35kw97h.png图片 Quartus II 10.1 安装完还需要安装 Device，即安装支持各种可编程逻辑器件型号的库文件，否则 Quartus II 不能正常建立工程。安装路径需要选择 Quartus II 的安装路径，此时 Device 安装可自动识别 Quartus II。最新 Quartus II（例如 2016 版本）已经支持一套化安装了。 Modelsim 安装 Modelsim 选择 modelsim-win64-10.1c-se 版本。也需要修改下安装路径，然后按照默认设置进行操作即可。安装完毕后可能提示需要重启电脑，重启即可。 l35kwto3.png图片建立 Quartus II 工程建立工程 File->New project Wizard 设置工作路径与工程名字、top module名字。注意，路径与名字设置时，不能包含中文。 l35kymsh.png图片选择器件型号我们只进行简单的仿真，不进行下载、烧录等，所以我们不用关心具体信号，随便选一种即可。然后一直点击 Next，直到 Finish。 l35kz8mf.png图片新建 Verilog 源文件下面就对 4 位宽 10 进制计数器进行简单的仿真。点击：File->New->Verilog HDL File->OK 点击：File->Save As 输入 module 名字为：counter10.v 需要注意的是，top module 名字一定要和 project 名字一致，否则会报错（如图中所示）。把 Verilog 代码复制到文件 counter10.v 中，进行一键编译（实际包含了编译、综合、布局布线等）。代码： module counter10( //端口定义 input rstn, //复位端，低有效 input clk, //输入时钟 output [3:0] cnt, //计数输出 output cout); //溢出位 reg [3:0] cnt_temp ; //计数器寄存器 always@(posedge clk or negedge rstn) begin if(! rstn)begin //复位时，计时归0 cnt_temp <= 4'b0 ; end else if (cnt_temp==4'd9) begin //计时10个cycle时，计时归0 cnt_temp <=4'b000; end else begin //计时加1 cnt_temp <= cnt_temp + 1'b1 ; end end assign cout = (cnt_temp==4'd9) ; //输出周期位 assign cnt = cnt_temp ; //输出实时计时器 endmodule报错时，可通过点击 Error log 来定位错误，进行修改，直至没有 Error。 l35kzvy2.png图片 Quartus II 调用 Modelsim 仿真仿真设置为 Modelsim-altera 点击：Tool->Options->EDA Tool Options 将 Modelsim 后面的地址改为 Modelsim 启动程序的路径。 l35l1p4j.png图片选择仿真器点击：Assignments -> Simulation Tool name 选择 ModelSim，并设置 Format、Time scale 等，如图 l35l22b6.png图片写 testbench 文件点击：Processing->start->Start TestBench Template Writer 如果设置正确，会在工程路径 simulation/modelsim 下产生 .vt 文件。 .vt 文件模板已经给出了端口部分的代码、接口变量的声明和例化语句映射等。我们要做的就是将测试代码填入到 testbench 合适的位置。这里简单的写一下时钟、复位驱动代码，如下图所示。 l35l2is4.png图片将 testbench 添加到工程中点击：Assignments -> Settings -> Simulation 在 Compile test bench 选项中，选择 new，设置 Test bench name，并通过 File name 查找的方式，将上一步生成的 .vt 文件添加到工程中。需要注意的是，testbench 文件名字需要和 testbench 里的 top module 名字保持一致，否则后续启动 Modelsim 时会报错，不能进行正常的仿真。 l35l2w7o.png图片重新一键编译此时，你会发现，Tasks 栏编译的状态变成了问号，需要重新进行一键编译。 l35l3k7f.png图片调用 Modelsim 仿真点击：Tools->Run simulation Tool->RTL Simulation 这时就会自动启动 Modelsim 软件。 Modelsim 操作这里不做具体介绍。由仿真图可知，我们的设计完成了 10 进制计数的基本功能。 l35l42j9.png图片总结记忆中，Quartus II + Modelsim 的联合仿真功能既强大，又安装方便。几年后重新进行此过程，发现步骤也有些许繁琐，花费了我一晚上的时间来搞定。很多细节也在上面提出，多多注意就好。不过，大家以后有机会进行大型的数字模块仿真时，就会发现此方法的有效性。在接下来的教程里，有些简单的仿真可能用其他软件进行，截图界面可能与 Modelsim 不一致。大家看到后不用怀疑仿真的准确性，这里特别说明。设计模块与 testbench 源码也会全部给出，大家完全可以自己仿真、验证。

FPGA&ASIC

刘航宇 4年前
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2022-05-14
ASIC/FPGA应该学习Verilog还是VHDL？目录正文常识讨论数据分析结束语正文对于FPGA或者ASIC的初学者来说，选择哪种语言貌似应该根据自身的需求而定，例如实验室项目需要使用哪种语言，或者实验室师兄师姐使用了哪种语言，或者导师推荐你学习哪种原因，这都是硬性需求了，因为你需要完成项目的接手，所以必须根据要求而来！常识讨论但如果你没有这些顾虑呢？该如何做出选择？这时，您应该注意几点。 VHDL是强类型的。这使初学者更难犯错误，因为编译器不允许您编写有效的代码。Verilog是弱类型的。它允许您编写错误的代码，但更为简洁。 Verilog看起来更像C之类的软件语言。这使熟悉C的人更容易阅读和理解Verilog的工作。 VHDL需要大量输入。Verilog通常只需要较少的代码即可完成相同的操作。 VHDL是非常确定的，因为在某些情况下Verilog是不确定的。当然，这里并不是评论Verilog或者VHDL的优劣的，对于语言的选择是根据需求而定的！有人喜欢用Verilog，自然喜欢它的优点，也能包它的缺点，VHDL也是如此！例如1995年OVI主题演讲时，时任Cadence首席执行官的Joe Costello，认为： VHDL is one of the biggest mistakes the Electronics Design Automation industry has ever made. A $400 million mistake. Wouldn’t this money have been better spent on handling sub-micron design, testability issues, or even a new type of HDL that had significantly more capabilities than what Verilog and VHDL offer today? 翻译过来就是： VHDL是电子设计自动化行业有史以来最大的错误之一。4亿美元的错误。这笔钱不会花在处理亚微米设计，可测试性问题，甚至是比Verilog和VHDL提供的功能明显更多的新型HDL上吗？这明显是对VHDL的负面评论！这也很好理解：在那些年里，Verilog和VHDL是主要的HDL竞争者，而Cadence主导了Verilog仿真市场。也有一些反对Verilog的声音，大概是认为：一方面，如果仅存Verilog，那么是形成垄断，垄断并不符合行业及其客户的普遍利益。有了垄断，就没有竞争。当竞争消失时，创新也会消失。另一方面，诟病Verilog的编程陷阱？例如非阻塞赋值等等！对于事情的好坏，声音总是很多，都是利益相关，这与我们的主题无关，到此为止！数据分析下面我们来从更多的数据方面看看Verilog还有VHDL的对比情况：谷歌网页搜索热度：全球图片红色代表Verilog，蓝色代表VHDL，可以明显看出Verilog从追赶到反超的这样一个事实（还有一点有趣的是，很多年龄较大的领导或者导师更熟悉VHDL，和他们所处的年代有关！），我们把时间线拉近感受一下：图片从2018年初至今，Verilog的搜索热度还是高于VHDL，这是一个趋势！中国上面是全球的情况，那么对于中国来说呢？图片可见，大概2008年以前还平分秋色，但是之后，Verilog热度越来越大于VHDL！结束语考虑到国内大势，Verilog更受欢迎！verilog强大的仿真功能，相比之下VHDL的仿真功能弱爆了。verilog这么多年的市场占有率远胜于VHDL，除了一些以前的设计需要支持以及很多学校还是以VHDL教学，基本用的很少了。

FPGA&ASIC # VLSI

刘航宇 4年前
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电子皮肤-身体耦合动力传输和能量收集目录研究背景创新点文章解析读后感研究背景无线电力传输和能量收集技术可用于为人体内部、表面和周围的设备供电和运行。然而，近场功率传输方法受到距离的限制，远场射频方法的效率受到身体阴影效应的限制。创新点新加坡国立大学Jerald Yoo课题组报道电磁波的身体耦合特性（人工引入或存在于周围环境中）可用于实现电力传输和能量收集方法，为身体周围的各个位置提供电力。在存在身体阴影的情况下，身体耦合功率传输的路径损耗比远场射频传输低 30 到 70 分贝。该系统可以从放置在脚踝处 160 cm 处的 ~1.2mW 发射器在头部恢复 2 µW。在没有有源功率发射器的情况下，作者展示了对耦合到人体上的环境电磁波的与位置无关的收集，从而从身体上高达 -10-dBm 的电磁波中恢复约 2.2 μW 的功率。文章解析图片图1：体耦合电力传输和环境能量收集方法。概念说明，包括潜在能源、潜在应用和电力传输/能量收集介质/通道。红色箭头显示了穿过人体的电力传输路径的示例。蓝色箭头显示耦合到人体上的环境电磁波。出于说明目的，功率发射器（有源源）和接收器/收集器的位置显示在几个可能的位置。图片图2：人体作为电力传输和环境电磁能量收集介质的特性。图片图3：以人体为媒介回收的力量的数量和特征。图片读后感作者报道了一种身体耦合电力传输和环境电磁能量收集系统，该系统可用于为人体周围的可穿戴设备提供可持续的电力。通过利用主动引入的电场和环境电磁波的身体耦合特性，这种方法可以避免身体阴影效应。作者通过具有阻抗匹配和增强技术的发射器和接收器/收集器设备证明了该方法的覆盖范围和有效性。52 μW 的功率可以在 15 cm 处恢复，在 160 cm 处可以恢复 2 μW，发射器在 3 VPP 下输出 ~1.2 mW。在相距 15 cm 处，当发射器输出电压增加到 10 VPP 时，可以恢复 0.8 mW。2.2 μW 的功率可以从高达 -10 dBm 的环境身体耦合 EM 能量中获得，与电极放置和尺寸无关。该方法克服了有限的身体功率传输距离和依赖于位置的能量收集的挑战，可用于开发具有增强的功率回收和清除效率以及全身使用可靠性的小型化可穿戴设备。

我的随笔

刘航宇 4年前
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2022-05-07
智能无源感知技术简介图片什么是无源感知？——设备发射无线信号（例如WIFI、声波、RFID、光以及毫米波等），无线信号被待检测对象反射，特定路径的信号返回到接收设备，通过对获取的无线信号进行信号处理等流程获取待检测对象的信息。生活中的无源感知广泛应用于人机交互、软件定义设备、健康监护及行为识别等领域，比如老人跌倒监测、Google Pixel 4手势识别、超声波VR交互、基于RFID的软件定义转速仪等。而当今社会中的人机交互领域，目前已经催生出机械设备人机交互、可穿戴设备人机交互与无源感知人机交互三大应用，其中的无源感知由于其与设备间的隔离状态，可操作性更强、卫生性也更好。软件定义设备，自1883年Warren S.Johnson发明全球首台恒温器，近年来已经由机械型传感器进化为固体传感器、智能MEMS传感器，时至今日，无源感知为基础的新型传感器已经成为最新的科技产物。该技术拥有三大特点：声波的短波长提供细粒度特征、声波在空气中自由传播提供非接触感知方式、基于智能移动设备的低成本软件开发。而创新思路主要为设计具有物理强关联特征的提取方法，采用多维信号智能融合。

通信&信息处理

刘航宇 4年前
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2022-04-20
HAL库开发stm32 DHT11传感器目录现象 dht11.h dht11.c main.c添加 PB1引脚设置output即可，不想用PB1，修改引脚办法，修改dht11.c文件中的所有端口和引脚现象图片 dht11.h #ifndef __HT11_H_ #define __HT11_H_ #include "main.h" #include "stm32f1xx_hal.h" //函数原型 //void delay_us(uint8_t); //微妙延时函数，启用了一个定时器。因为DHT11通讯过程涉及微妙延时 void GPIO_Input(void); //GPIO 状态转变的函数 CUBEMX默认的GPIO初始化我只开启了相关总线的使能 //把GPIO状态（输入输出）封装成了两个函数 void GPIO_Output(void); void DHT11_Rst(void); //主机开始采集的信号 uint8_t DHT11_Check(void); //检查DHT是否回应 uint8_t DHT11_Init(void); //初始化函数 uint8_t DHT11_ReadBit(void); //读取一位 uint8_t DHT11_ReadByte(void); //读取一个字节 uint8_t DHT11_ReadData(uint8_t *); //读取数据（40个位） #endif dht11.c #include "dht11.h" #define CPU_FREQUENCY_MHZ 72 // CPU主频，根据实际进行修改 static void delay_us(uint32_t delay) { int last, curr, val; int temp; while (delay != 0) { temp = delay > 900 ? 900 : delay; last = SysTick->VAL; curr = last - CPU_FREQUENCY_MHZ * temp; if (curr >= 0) { do { val = SysTick->VAL; } while ((val < last) && (val >= curr)); } else { curr += CPU_FREQUENCY_MHZ * 1000; do { val = SysTick->VAL; } while ((val <= last) || (val > curr)); } delay -= temp; } } void GPIO_Input(void) { GPIO_InitTypeDef GPIO_InitStruct = {0}; /*Configure GPIO pin : PB1 */ GPIO_InitStruct.Pin = GPIO_PIN_1; GPIO_InitStruct.Mode = GPIO_MODE_INPUT; GPIO_InitStruct.Pull = GPIO_PULLUP; HAL_GPIO_Init(GPIOB, &GPIO_InitStruct); } void GPIO_Output(void) { GPIO_InitTypeDef GPIO_InitStruct = {0}; /*Configure GPIO pin : PB1 */ GPIO_InitStruct.Pin = GPIO_PIN_1; GPIO_InitStruct.Mode = GPIO_MODE_OUTPUT_PP; GPIO_InitStruct.Pull = GPIO_NOPULL; GPIO_InitStruct.Speed = GPIO_SPEED_FREQ_LOW; HAL_GPIO_Init(GPIOB, &GPIO_InitStruct); } void DHT11_Rst(void) //主机开始信号 { GPIO_Output(); HAL_GPIO_WritePin(GPIOB,GPIO_PIN_1,GPIO_PIN_RESET); HAL_Delay(20); HAL_GPIO_WritePin(GPIOB,GPIO_PIN_1,GPIO_PIN_SET); delay_us(30); } uint8_t DHT11_Check(void) { uint8_t retry = 0; GPIO_Input(); while(HAL_GPIO_ReadPin(GPIOB,GPIO_PIN_1) && retry <100) //等待回应拉位低电平 { retry++; delay_us(1); } if(retry >= 100)return 1;else retry = 0; //当变量值大于100 返回1 说明无响应返回 0 则为正确响应 while(!HAL_GPIO_ReadPin(GPIOB,GPIO_PIN_1) && retry <100) //等待变为高电平 { retry++; delay_us(1); } if(retry >= 100)return 1; return 0; } uint8_t DHT11_Init(void) { DHT11_Rst(); return DHT11_Check(); } uint8_t DHT11_ReadBit(void) //读取一个位 { uint8_t retry = 0; while(HAL_GPIO_ReadPin(GPIOB,GPIO_PIN_1) && retry <100) //等待变为低电平 { retry++; delay_us(1); } retry = 0; while(!HAL_GPIO_ReadPin(GPIOB,GPIO_PIN_1) && retry <100) //等待变为高电平 { retry++; delay_us(1); } delay_us(40); //40us 后如果为低电平数据为0 高电平数据为1 if(HAL_GPIO_ReadPin(GPIOB,GPIO_PIN_1))return 1;else return 0; } uint8_t DHT11_ReadByte(void) //读取一个字节返回值位采集值 { uint8_t i,dat; dat = 0; for(i = 0;i < 8;i++) { dat <<= 1; //数据左移一位 dat |= DHT11_ReadBit(); //每读取到一个位放到dat的最后一位 } return dat; } uint8_t DHT11_ReadData(uint8_t *h) { uint8_t buf[5]; uint8_t i; DHT11_Rst(); if(DHT11_Check() == 0){ for(i = 0;i < 5;i++) { buf[i] = DHT11_ReadByte(); } if(buf[0] + buf[1] + buf[2] + buf[3] == buf[4]) { *h = buf[0]; h++; *h = buf[2]; } }else return 1; return 0; } main.c添加 //你自己要完成OLED显示出温度湿度哈，这个我就不写代码了，不然真的是再喂饭了呜呜 #include "dht11.h" //引入头文件 #include "stdio.h" uint8_t data[2]; //定义一个数据数组 uint8_t buff1[]="dht11 ok\r\n"; uint8_t buff2[]="dht11 error"; uint8_t str_buff[64]; //int main 死循环外面 if(DHT11_Init() == 0) { //这里显示了“温度”“湿度等字符” HAL_UART_Transmit(&huart1,buff1,sizeof(buff1),10000); } else{ //OLED_ShowStr(0,0,"DHT11 error!",1); HAL_UART_Transmit(&huart1,buff2,sizeof(buff2),10000); } HAL_Delay(1000); while (1) { if(DHT11_ReadData(data) == 0) { //显示相关数据 sprintf((char *)str_buff,"温度%d%d;湿度%d%d\r\n",data[0] /10 ,data[0] %10,data[1] /10,data[1] /10); HAL_UART_Transmit(&huart1,str_buff,sizeof(str_buff),10000); } HAL_Delay(1000); //DHT11每次采集一定要间隔1s //你自己要完成OLED显示出温度湿度哈，这个我就不写代码了，不然真的是再喂饭了呜呜！ }

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刘航宇 4年前
0 1,233 16
2022-04-12
【视频课程】STM32系统开发与protues仿真快速入门课 STM32系统开发与protues仿真快速入门课，上课层次分明，包含gpio与按键开发，中断，定时器，AD/DA转化，传感器，串口通信，远程通信技术，OLED液晶显示等等，由间到难，条理清晰。如果视频失效，请关注我的哔哩哔哩账号可以免费观看目录 GPIO&键盘扫描定时器&OLED 串口&TIM+串口传感器基础&OLED动态显示传感器原理&ADC基础 OLED动态显示解决1us实现办法远程通信&结语串口调试工具综合视频 GPIO&键盘扫描定时器&OLED 串口&TIM+串口传感器基础&OLED动态显示传感器原理&ADC基础 OLED动态显示本节OLED配置允许不设置PB12-P15 output,直接基本三步后可以创建工程文件解决1us实现办法关于传感器代码移植，可以下载网上开源的驱动文件xx.h和xx.c文件，类似OLED驱动文件一样分别添加到工程文件夹中的Inc和Src中，最后用keill5打开用ADD进行文件添加！此处忘了可以回放第二节课OLED课 delay_ms实现 static inline void delay_ms(uint32_t delay) { HAL_Delay(delay); }delay_us实现 #define CPU_FREQUENCY_MHZ 72 // CPU主频，根据实际进行修改 static void delay_us(uint32_t delay) { int last, curr, val; int temp; while (delay != 0) { temp = delay > 900 ? 900 : delay; last = SysTick->VAL; curr = last - CPU_FREQUENCY_MHZ * temp; if (curr >= 0) { do { val = SysTick->VAL; } while ((val < last) && (val >= curr)); } else { curr += CPU_FREQUENCY_MHZ * 1000; do { val = SysTick->VAL; } while ((val <= last) || (val > curr)); } delay -= temp; } } 远程通信&结语串口调试工具串口调试助手下载地址：https://wwu.lanzoub.com/i1y1g03gtifc 提取码：综合视频

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刘航宇 4年前
0 1,654 15
GNURadio-软件无线电入门教程目录第一章 GNURadio 和软件无线电概述1.1什么是 GNU Radio 1.2为什么我们要使用 GNU Radio 1.3关于数字信号处理 1.4GNU Radio 是如何工作的第二章 GNU Radio 软件安装与配置2.1操作系统的选择 2.2Linux 环境下的直接安装 2.3Linux 下使用PyBOMBS 辅助自动从源码构建 2.4Linux 下手动从源码编译构建请参阅： 2.5Windows 环境下的安装 2.6Mac OS X 环境下的安装第三章教程初阶3.1熟悉使用 GNU Radio Companion 第一章 GNURadio 和软件无线电概述 1.1什么是 GNU Radio GNU Radio 是一个软件框架，使用户能够设计、模拟和部署功能强大的软件无线电系统。它是一个高度模块化的，面向“流程图”的框架，带有一个全面的处理模块库，可以轻松组合并构成复杂的信号处理系统的应用程序。 GNU Radio 已用于大量的无线电应用程序。包括音频处理，移动通信，跟踪卫星，雷达系统，GSM，数字无线电等等，所有这些都在计算机软件中使用。 1.2为什么我们要使用 GNU Radio 以前，在开发无线电通信设备时，工程师必须先开发用于接收并处理特定信号的接收机，来对特定信号传输进行解码或编码。随着数字信号处理与其算法越来越复杂，这些信号处理的平台也变得越来越复杂，通常需要较为高速的 ADC、FPGA 以及能将实时数据串流到计算机平台的连接芯片等，每个系统所对应的硬件平台不一定是一样的，这就带来了巨大的开发成本。通过使用软件无线电（SDR）设备进行模拟信号处理，在相同的硬件平台上可以同时兼容运行各种不同的软件程序，不仅节约了开发成本，也提高了开发新系统的效率。 1.3关于数字信号处理作为一种软件框架，GNU Radio 通过硬件平台串流的比特数据流输入到计算机中，并在操作系统中运行相应的应用程序以此达到对特性信号进行处理的目的。我们都知道计算机只能处理数字信号。如何去理解数字信号呢？简单举个例子：当你想要录制一段人声的时候，说话的人会产生声音信号，该信号由震动导致周围气压发生变化而产生。这样一个时变的物理量就是一种信号。图片当空气波到达麦克风时，麦克风将变化的压力转换为电信号，即可变电压图片现在我们已经将信号转化为了电信号，在一些模拟系统中，已经可以开始对信号进行处理。但是对于我们的计算机系统，一个数字的系统，这还远远不够。为了使计算机能够处理这样的数据，我们还需要满足两个条条件：1.是有限点数的 2.是在有限时间之内的图片因此，该数字信号可以由称为样本的数字序列表示。采样之间的固定时间间隔直接影响到采样率。提取物理量（电压）并将其转换为数字样本的过程由模数转换器（ADC）完成。相反，我们还有数模转换器（DAC），可从将计算机中提取数字序列转换为模拟信号。现在我们已经有了一个数字序列，我们的计算机就可以使用它进行各种操作。图片同样，电磁波显然也是一种波，它跟声波有许多相同的性质。我们可以用天线将变化的电信号发射出去，这个电信号一般位于一个较高的频率上，可以是数百 KHz 到 GHz。通过使用软件无线电接收机，我们可以接收并对这些信号进行处理，以此进行我们想要的操作。 1.4GNU Radio 是如何工作的在 GNU Radio 中，为了处理数字信号，我们可以使用简单的流程指示箭头将其连接： l1psgx5b.png图片在上图中，Signal Source 即为信号源，左边的输入接口可以输入频率参数，右边的输出接口可以输出音频数据流。右边的 Audio Sink 为音频接收器，允许通过扬声器或其他音频设备播放出输入的信号。这就构成了一个十分简单的流程图，点击软件中的运行按钮即可非常简单快捷的编译流程图并运行。 GNU Radio 是一个框架，用于开发这些处理模块并创建流程图。软件自带大量的处理模块，在这里简单举例一些： Waveform Generators 信号发生器 Constant Source 常数源（可以理解成直流分量） Noise Source 噪声源 Signal Source (e.g. Sine, Square, Saw Tooth) 信号源 Modulators AM Demod AM 解调 Continuous Phase Modulation 连续相位调制 PSK Mod / Demod PSK 调制/解调 GFSK Mod / Demod GFSK 调制/解调 GMSK Mod / Demod GMSK 调制/解调 QAM Mod / Demod QAM 调制/解调 WBFM Receive 宽带 FM 接收机 NBFM Receive 窄带FM 接收机使用这些模块，我们只需要进行相应的连接操作，就可以快速搭建数字信号处理系统。另外，当然你也可以自己开发新的 block，或者将现有的块与其他软件结合在一起，开发出新的功能。因此，GNU Radio 主要是用于开发信号处理模块及其交互的软件框架。它带有广泛的标准块库，开发人员可以在其中构建许多系统，是十分方便的软件无线电开发工具。第二章 GNU Radio 软件安装与配置 GNURadio 的官方 GitHub 页面为 https://github.com/gnuradio/gnuradio。其首页中也明确说明了对于不同操作系统的不同安装方式。 2.1操作系统的选择我个人最推荐使用 Ubuntu18.04 我在这个系统版本上搭建过很多次所需要的环境，没怎么出过问题，使用一直很稳定。19 版本或许可以，我没有尝试过，但是 20 版本一定不可以，因为有接到过软件报错的情况报告。 2.2Linux 环境下的直接安装对于GNU Radio，如果只是简单轻度使用我就建议大家直接使用 Linux 的二进制软件包安装。最快捷方便而且最重要不容易出错。根据 GNURadio 官方 GitHub 界面，首先的安装方式也是直接使用 apt 安装。以下命令适用于 Debian，Ubuntu 及其衍生版本。它将使用 Python2 安装 GNURadio 3.7 版 sudo apt install gnuradio 对于以上操作系统，直接执行这条命令即可安装完成。如果遇到报错建议自行查询报错信息解决。对于其他 Linux 发行版，请查阅： https://wiki.gnuradio.org/index.php/InstallingGR#From_Binaries 2.3Linux 下使用PyBOMBS 辅助自动从源码构建 PyBOMBS 是安装GNURadio 以及相关软件工具的一个快捷工具。你可以使用它来安装各种 SDR 设备所依赖的支持库，绝大部分操作都是全自动的。 PyBOMBS 是方便用来从源代码构建 GNU Radio，UHD 和各种 Out of Tree（OOT）模块，然后将其安装到指定的用户目录中的工具。在使用之前，PyBOMBS 会检测用户的操作系统并在构建的第一阶段加载所有先决条件（可能会出现各种花式报错）。如果你对于自己解决 Linux 环境配置问题不是很有信心，我不建议你使用这种方法安gnuradio。注意！！：GitHub 中详细描述了安装的步骤，请自行参阅：项目地址：https://github.com/gnuradio/pybombs 因为它是从源代码安装GNU Radio，所以第五步可能需要一些时间，要进行更快的安装，请参阅 https://wiki.gnuradio.org/index.php/InstallingGR#Ubuntu_PPA_Installation 2.4Linux 下手动从源码编译构建请参阅： https://wiki.gnuradio.org/index.php/InstallingGR#From_Binaries 2.5Windows 环境下的安装在 Windows 环境下，官方提供了非正式版的 GNU Radio 3.7 和 3.8 的安装文件，虽然我也不推荐你真的在 Windows 平台运行这个软件，但是它在 Win 平台是真的可以使用的。不管是 USRP 还是 PlutoSDR，有驱动程序的话就可以使用。对于 USRP，可能存在固件版本的问题，按照教程后面的解决办法是可以解决的。相关的安装软件包在这里下载：http://www.gcndevelopment.com/gnuradio/index.htm 2.6Mac OS X 环境下的安装你是认真的？请参阅：https://wiki.gnuradio.org/index.php/MacInstall 第三章教程初阶 3.1熟悉使用 GNU Radio Companion 学习目的：使用标准块库创建流程图了解如何使用检测模块 Sink 调试流程图了解GNU Radio 中的采样和调节功能了解如何使用文档找出模块的功能在本教程中，我们将从简单框图开始，探讨如何使用 GNU Radio 的图形工具GNU Radio Companion（GRC）来创建不同的框图。GRC 是为了简化 GNU Radio 而诞生的，有了它，我们可以以图形化编程的方式创建 python 脚本，替代了传统的复杂代码编写，进而降低软件无线电编程的入门门槛。那么我们开始。首先打开终端，输入以下指令。 $ sudo gnuradio-companion或者直接单击软件图标，也是可以运行软件的。图片如果你发现不仅应用程序中没有出现软件图标，而且终端也不能打开这个软件，那么你的安装很有可能出现了问题。请检查安装是否存在问题。这里有一点区别。当你通过终端运行 GRC 时，下图绿色部分的终端会同时在系统终端里显示。而如果直接通过点击软件图标运行则只能在GRC 的终端面板中观察信息。图片首先我们来介绍软件界面。总共分为五个部分：库，工具栏，终端，工作区和变量。红色区域为工具栏部分，放置了平时最常用的工具，比如运行、停止、编译等重要功能按键。 l1psl5it.png图片新建、打开、保存、关闭 l1q067qo.png图片打开/关闭变量编辑器、截图、剪切、复制、粘贴、删除选中模块 l1q06j9q.png图片查看错误信息、编译流程图、执行流程图、停止运行流程图 l1q06to8.png图片撤销、重做 l1q074k2.png图片启用选中模块、禁用选中模块、绕过选中模块、反转禁用连接/模块的状态 l1q07e6n.png图片查找模块、重置模块、打开选中阶梯模块源码蓝色区域即为我们绘制具体流程图的地方。我们可以将右边灰色部分库中的模块拖入蓝色区域，并且将他们通过箭头连接起来，这样就可以构成一个真正的信号处理系统。黄色部分显示的是当前框图中所使用到的变量。在蓝色部分的左上角可以看到两个方框，分别是 Options 与 Variable，这两个是创建工程时就会自动创建的。在界面的右边灰色区域中，存放了大量可以用于拖拽到流程图中的模块。其中有很大一部分是软件安装时就自带的，如果你安装了其他gnuradio 附属的插件脚本，也会一并显示在框中，通常自行安装的会显示在最后面。图片因为模块非常多，因此平时寻找想要的模块时一个一个手动翻找会非常麻烦。此时可以点击工具架上的放大镜图标，或是输入 Ctrl + f 输入该块的关键字进行检索，就可以更容易的找到这个block。例如，这里我们输入 sink（接收器）,就可以看到包含单词“接收器”的所有块以及将在其中找到每个块的类别。 l1q08cz9.png图片现在，我们来添加一个名为 QT GUI Time Sink 的块，方法是单击其名称并将其拖动到工作区中，或者双击其名称以将其自动放置在工作区中。图片工作区包含构成流程图的所有块，在每个块内部都有不同的块参数，但是，每个新流程图都需要有一个特殊的块，称为“选项块”。让我们双击选项块以检查其属性。双击opthions 模块可以看到它的具体内容。Options 中包含了工程的特殊参数设置，每个流程图仅允许存在一个这样的选项模块。图片上面的 ID，title，author，description，分别表示这个流程图的 ID，标题以及作者和简介。该块的 ID 决定了生成文件的名称和类的名称。例如，一个 ID 为 top_block 的文件将生成文件 top_block.py 和 top_block 类。 Cavans Size 窗口大小控制流程图编辑器的尺寸。窗口大小（宽度，高度）必须介于（300，300）和（4096，4096）之间。 Generate options 生成选项控制生成的代码的类型。非GUI 流程图应避免使用带有GUI 的组件或图形变量控件。 Run：流程图的运行可由变量控制，以在需要时启动和停止流程图。 Max number of output 最大输出数是流程图中任何方框所允许的最大输出项数；要禁用此功能，将max_nouts 设置为 0 即可。使用此功能可以调整流程图可以显示的最大延迟。可以注意到另一个关键的东西。我们可以输入信息的字段中存在的不同颜色。这些实际上对应于不同的数据类型，我们将在本教程的后面部分介绍这些数据类型。 GRC 将我们在编辑器中创建的流程图转换为Python 脚本。因此当我们执行流程图时，实际上是在运行编译好的Python 程序。ID 用于命名该 Python 文件，该文件与.grc 文件保存在同一文件夹内。默认情况下，ID 是默认值，因此它将创建一个名为 default.py 的文件。更改 ID 可让我们更改保存的文件名，以便更好地管理文件。在 GNUradio 3.8 中，如果不更改默认 ID，则会收到错误消息，因此需要更改此 ID 才能运行流程图。 l1q0acje.png图片 Variable 即变量，它的 ID 是 samp_rate，你可以在框图中的其他地方调用这个变量。例如： l1q0amjo.png图片这样这里的数值就会随着该变量的变化而变化。如果你点进了设置面板的第三个选项卡，就能看到有关这个block 的文档。通常情况下正规的 block 都是会写使用文档的，当然少数自定义的模块可能是没有的。虽然这些说明是英文的，但是我十分建议大家自己去用谷歌等工具翻译一下这些文档，因为教程不可能每个详细的点都能讲到，有时还是得靠自己查一查的。 l1q0b5kp.png图片如果我们删除了一个重要的参数，或是填入了什么不正确的参数，以至于我们的框图无法正常运行，那么此时你会看到执行按钮变成灰色不可点击的状态。此时报错信息按钮亮起，并且在出现错误的block 上，它的名称出现了红色的高亮显示。 l1q0bis5.png图片你可以点击这个按钮，就可以看到存在问题的错误信息。 l1q0bsmb.png图片在错误信息中，详细指出了错误出现的位置（如果看不懂就用翻译工具翻译一下，不过英语这么差我建议你直接放弃，这玩意高中生都能看懂。#日常劝退）我们只需要按照报错信息所提示的位置：模块-top block-选项中的一个参数：max_nouts l1q0c3uy.png图片双击打开这个模块，就可以看到在模块中也存在同样的错误信息提示位于正下方。 l1q0cmos.png图片错误明确指出，在这个输入框中数值“”不能被接受，因为这里必须填写的是一个数字，我们填写数字 0 进去后点击确定，即可发现错误信息已经消失。执行按钮也亮起，说明框图无明显错误，可以正常运行。现在，我们对如何找到块，如何将它们添加到工作区以及如何编辑块属性有了更好的了解，下面我们随意以几个 block 组成一个框图来进行简单的演示。刚才我们拖入了 QT GUI Time Sink 这个模块，这是个图形接收器，可以同时显示多个信号。接下来我们搜索并向流程图中添加 Signal Source（信号源）模块，和 Throttle（节气门）模块，有关这几个模块详细的说明将在之后的教程中详细讲解，现在只需知道此块会限制流程图的某些数据即可，以确保它不会占用 100％CPU 资源导致电脑直接卡到裂开。 l1q0daor.png图片 “生成流程图”，“ 执行流程图”和“终止流程图”的快捷键分别为 F5，F6 和 F7。你可以在我们刚刚提到的工具架上点击这些按钮，或者直接按快捷键来进行相关的操作。当你按下生成流程图按钮之后，软件就会自动将你刚才绘制的流程图转化为一个 python 脚本文件。单击执行流程图按钮之后，就可以看到以下运行结果。 l1q0dl85.png图片如果你不想运行了，只要点击终止流程图即可停止当前运行的程序。这样我们的第一个流程图就成功运行了。这是一个从信号源产生信号，经过限流器限制后输出到 time sink 进行接收并显示到屏幕上的操作。你可以注意到这里有两根数据曲线被绘制出来，他们都来自于 Data 0，蓝色的曲线为Re（实部），红色部分为 Im（虚部）。如果你根本不知道Re 和 Im 是什么个玩意儿，那么我建议你先学习下我们电子通信类专业的一门必修课程《复变函数》，这将会对你的系统性学习产生很大的帮助。 l1q0e32p.png图片（有意思的是这两个信号的相位差正好为，这对于我们的零中频（Zero-IF）接收/发 2 射机有至关重要的意义，不过这个咱们以后有机会再提。）在这个流程图中，我们很轻松的就把所有的block 连起来了，轻松的离谱你不觉得吗？没有出现任何头疼的问题或是错误。那么有没有会出现错误的情形呢？当然有，而且经常会有。 Source IO size "8" does not match sink IO size "4". 源 IO 大小“ 8”与接收器 IO 大小“ 4”不匹配。这似乎是一个和数据类型有关的报错。既然出现了这个错误，那么就说明我们还没有搞懂框图输入输出的数据类型到底是个什么玩意儿。那么现在就让我们点击软件上方的 help，这里面有对于数据类型的说明。图片图片（最上面那个棕色的看的不是很清楚，不过这问题不大，你用鼠标把它选中高亮就能看清了。）我们可以看到在许多编程语言中都可以看到的常见数据类型。在我们刚才搭建的流程图中，你可以注意到所有连接的模块端口均是蓝色的，这代表当前所传输的数据为Complex Float 32 类型，这意味着它们同时包含实部和虚部，并且每一个都是 Float 32 类型。我们可以推断出，当“Time Sink 时间接收器”采集到这样一个Complex 的数据类型时，它将在两个不同的通道上同时输出实部和虚部的图像，也就是我们刚才看到的红蓝两种颜色的图像了。现在进入其 Signal Source 的属性面板，并更改“输出类型”参数，将信号源更改为浮点型输出。此时我们传输的数据流是一个普通的 32 位浮点数。图片图片可以看到现在我们所有连接的点均变成了橘色，（当然 throttle 也要调整，别问我为什么它还是蓝色的），这也就说明了目前数据类型均匹配，当然刚才出现的报错也就消失了。图片有同学发现 throttle 的输出连接了两个 block。不同的节点之间是可以支持多条同样的数据链路的，这是非常方便的一点，也是绝大部分图形化编程界面都具有的功能。可以注意到刚才的两条线此时变成了只有一条线，这是因为我们刚刚修改了数据类型。现在让我们来尝试一些更复杂的框图吧。图片运行结果如下：图片

通信&信息处理 # 软件无线电

刘航宇 4年前
0 6,041 6
2022-04-07
STM32CubeMX 软件安装明细教程 STM32CubeMX 软件的安装分为三个部分： 1-安装 JRE，JAVA 运行环境。 2-安装 STM32CubeMX 软件。 3-安装芯片的固件支持包，也就是 HAL 库。清单：请依据清单进行复制在网上查对应版本下载（推荐用必应搜索） 1、JRE-8u201-windows-x64：64 位的 JRE 安装文件。参考下载地址： https://www.java.com/zh_CN/download/windows-64bit.jsp（尽量安装最新版 64 位的Java） 2、en.stm32cubemx_v5-5-0：STM32CubeMX V5.50 安装文件。（可以最新版，STM32CubeMX 官网上可以免费下载） 3、STM32Cube_FW_F1_V1.8.0：STM32F1 系列芯片的固件支持包 V1.80。 4、STM32Cube_FW_L1_V1.9.0：STM32L1 系列芯片的固件支持包 V1.90。目录第 1 部分：安装 JRE。第 2 部分：安装 STM32CubeMX 5.50 第 3 部分：安装固件支持包第 1 部分：安装 JRE。【01】点击“jre-8u201-windows-x64.exe”可执行文件，在欢迎界面中，点击“安装”按钮开始安装 64 位的 JRE（注意：如果电脑操作系统为 32 位，请安装 32 位的 JRE）。图片【02】点击“确定”按钮，接受软件安装许可。图片【03】等待 JRE 安装完成。图片【04】点击“关闭”按钮，结束安装程序，JRE 安装完成。图片第 2 部分：安装 STM32CubeMX 5.50 【01】点击“en.stm32cubemx_v5-5-0”文件夹中的“SetupSTM32CubeMX-5.5.0.exe”，即可开始安装 STM32CubeMX 5.50 版本，点击“Next”进入下一个界面。图片【02】接受安装许可协议，点击“Next”进入下一个界面。图片【03】把 2 个选项都勾选，才能点击“Next”进入下一个界面进行后续的安装。图片【04】指定安装路径，一般默认即可，点击“Next”，会弹出一个创建文件夹的消息框。图片【05】在弹出的消息框中，点击“确定”进入下一个安装界面。图片【06】在快捷图标的配置界面中，保持默认即可，点击“Next”进图片【07】点击“Next”，开始安装软件，等待安装完成。图片【08】点击“Next”，你将会看到安装完成的界面，点击“Done”结束安装程序。图片第 3 部分：安装固件支持包【01】点击桌面上“STM32CubeMX”快捷图标，打开该软件。图片【02】点击“Help”菜单中的“Manage embedded software packages”菜单项。图片【03】在弹出的“Embedded Software Packages Manager”对话框中，可以看到 ST 公司的各个 STM32 系列微处理器，展开某一系列的微处理器就可看到你可以获取的固件支持包的版本和大小。对于没有安装的固件支持包，其左侧的小方框是空白的，如果安装成功的固件支持包，改小方框内部则填充为浅绿色。在该对话框中，你可以通过左下角的“From Loacal…”按钮进行导入本地离线包，或者通过“From Url…”按钮进行在线下载解压安装。选一个最新的库也可以的，安装只需要点击安装那个单词！安装完毕后就结束了可以听课了！报错看这个： https://blog.csdn.net/it_angel_/article/details/104442217 图片【04】在本教程中采用的是最方便快捷的安装方式-解压离线包。首先创建一个文件夹，用来存放你已经下载并解压好的芯片固件支持包，例如：在 C 盘下创建名为“STM32Cube_FW”的文件夹，并将解压后的固件支持包拷贝过来。图片【05】在 STM32CubeMX 主界面中点击“Help” 菜单中的“Updater Settings”菜单项。图片【06】在弹出的“Updater Settings”对话框中，你看到固件支持包保存的默认路径。图片【07】点击默认路径右边的“Browse”按钮，指定到我们下载并压缩好的固件支持包保存的文件夹位置，即 C 盘下的“STM32Cube_FW”的文件夹。图片【08】点击“OK”即可完成固件支持包的安装。再次打开“Embedded Software Packages Manager”对话框，此时，你将看到已经安装好的芯片固件支持包左侧的小方框里面填充满了浅绿色，同时显示你安装的版本号。至此，整个 STM32CubeMX 的软件安装完成。图片

刘航宇 4年前
2 3,469 15
西北大学数字电子技术个人考研笔记西北大学843、849历年真题下载地址：https://wwaqw.lanzoue.com/i2nMY2g3qh4j 提取码：警告若个人或辅导机构擅自复制本文直接或间接盈利、请向我举报，举报方式见下面，本人以著作权法追查！本站域名由sciarm.com更变为ee.ac.cn 和下文页面中信息不冲突举报方式 1.邮箱hyliu@ee.ac.cn 2.点击博客中留言或私聊都可

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刘航宇 4年前
0 1,609 20
2022-04-07
西北大学模拟电子技术个人考研笔记西北大学843、849历年真题下载地址：https://wwaqw.lanzoue.com/i2nMY2g3qh4j 提取码：警告若个人或辅导机构擅自复制本文直接或间接盈利、请向我举报，举报方式见下面，本人以著作权法追查到底！同时核查该机构/个人是否有非法出书情况、是否有出版权与书号，一并交于公安机关追查！本站域名由sciarm.com更变为ee.ac.cn 和下文页面中信息不冲突举报方式-请携带证据举报 1.邮箱hyliu@ee.ac.cn 2.点击博客中留言或私聊都可

嵌入式＆系统我的随笔 # 电子线路

刘航宇 4年前
0 1,913 32

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555 评论量

人生倒计时

那年今日

2021 08/05 [模电]最大不失真输出电压Uom研究

最新回复

。。
2026-06-22

好的，谢谢૮₍◜ෆ◝.₎ა
。。。。
2026-06-22

请问引脚面对自己还是朝下
Lapse
2026-05-30