分类 🗜️IC＆系统 下的文章 - 我的学记|刘航宇的博客

Vivado-FPGA Verilog烧写固化教程 Vivado里程序固化详细教程编者注：初玩FPGA开发板，我们都会遇到这种情况，每次事先写好的程序编译成功后，下载到板子里，输出结果十分赏心悦目，随着掉电之后，程序也就随之消失，再次上电，又要重新编译下载程序，十分麻烦，不是我们想看到的结果。所以学会固化程序十分重要！下面就来说说如何固化程序。目的简介：将FPGA的配置文件（固化用的配置文件是二进制文件，仅bin文件）烧写到板载Flash中，实现上电自启动，完成程序固化。法1：烧录bin文件过程步骤：1）在Vivado软件里找到Settings设置选项，进入，点击Bitstream选项，将 bin_file 勾上，点击 OK2）点击 generate bitstream （可以分步进行，Run Synthesis—Run implementation— genereate bitstream），生成 bit 文件和 bin 文件。3）点击 open hardware manager，连接板子4）在Hardware面板中右击FPGA器件（xc7a35t_0），选择Add Configuration Memery Device。5）在弹出的添加配置存储器的界面中，找到板载的Flash存储器型号，点击OK，完成添加。这里开发板flash型号是（ n25q64 ）选择3.3v。6）添加完成后，Vivado会提示添加完成，是否立即配置存储器。点击OK，进入配置存储器的界面，开始将二进制bin文件烧写到外部配置flash存储器中。提醒：如果配置存储器的界面突然找不到，可以右击flash存储器，点击Program Configuration Memory Device，会出现存储器的配置界面。7）找到二进制bin文件，选中，进行代码烧写, 实现上电自启动，完成程序固化。选择好烧写的二进制文件，选中后点击 OK，将代码烧录到 flash，。其他设置可以保持默认提醒：二进制文件路径为：project_name\project_name.runs\impl_1\xxx.bin。或project_name \project_name.runs\impl_2\xxx.bin。（project_name根据用户工程进行修改）。点击OK，烧写二进制文件。由于需要擦除存储器原有数据，校验，以及烧写等几步，所以配置时间可能会稍微久一点。完成后，点击OK。这样FPGA硬件程序就固化到外部配置存储器中了，下次上电就可以通过QSPI自启动。需要注意的是板载的配置跳线帽需要设置到QSPI模式。法二烧mcs文件第一步：先综合，然后打开综合设计第二步：点击Tools—Edit Device Properties(注意，必须按照第一步打开综合后的设计，才能找到这个选项)，然后配置相应参数。可以选择压缩bit流，这样后面固化时会快一些。选择合适的固化速率，可以适当设置高一些(默认是3MHZ)，因为固化本身比较慢；设置SPI 的bus width，因为flash使用的是QSPI，也即SPI4x(后面还会设置此参数)，所以这里要设置为4选择编程模式，因为我们是将程序固化到flash中，以后上电自动从flash读取程序，所以这里要勾选上。JTAG是一直且默认勾选的。点击OK进行下一步。第三步：生成bit流第四步：生成.mcs内存配置文件点击OK，即可在指定的路径下生成所需的.mcs文件第五步：打开硬件管理器，连接开发板。第六步：往flash下载.mcs文件点击OK，然后出现下面的界面，等待下载完成即可。第七步：断电重启注意： 一定要注意将自己开发板上设置编程模式的跳线帽跳到QSPI模式。还有就是固化完成后，不会立即运行程序，需要断电重启，此时开发板会自动从flash读取程序并运行。这样以后每次上电都会自动加载并运行这段程序，除非再次固化别的程序！！！

RHEL7/CentOS7 VM软件中无法显示共享文件问题解决方案 问题：Linux下共享文件夹的默认路径为 /mnt/hgfs，所以 cd /mnt/hgfs 进入到共享文件夹下， ls 查看刚设置好的共享文件夹是否显示，如若不显示，进行以下操作：1：输入命令 yum -y install open-vm-tools 安装工具2：输入命令 vmhgfs-fuse .host:/ /mnt/hgfs 完成设置设置完成后，cd /mnt/hgfs 进入该目录下ls查看共享文件夹是否显示，或者重启cd /mnt/hgfs 再ls查看。 3.虚拟机重启后发现还是不能显示，执行如下命令vmhgfs-fuse .host:/ /mnt/hgfs -o nonempty -o allow_other

CSA&4-2压缩器电路设计及verilog代码 进位保留加法器和4-2压缩加法器是加法阵列中主要采用基本单元CSA-保留进位加法器保留进位加法器( carry-save-adder)即为一位全加器逻辑表达式:\begin& S_i=A_i \oplus B_i \oplus C_ \& C_i=A_i B_i+C_\left(A_i+B_i\right)\endCSA电路结构图如果把保留进位加法器的进位端输出到下一级这样第一级的延时为一个进位保留加法器的延时32计数器/32压缩器此进位保留加法器输入3个一位的数据A、B、Ci; 输出两个1位的数据D、Co。代数运算式如下: Co*2+D=A+B+Ci●非常明显，保留进位加法器为一计数器--计算输入信号中“1”的个数，计数值由Co、D指示，且:●Co权值为2; A、B、Ci、D权值为1。●其逻辑表达式如下:\begin& D=A @ B @ C i \& C o=A \& B \# A \& C i \# C i \& A\end5-3计数器/53压缩器●CSA将3个数据转换成2个数据为3-2计数器，如果能把5个数据转换成3个数据则称之为5-3计数器。●它有五个输入端: I0、I1、I2、I3、Ci; 三个输出端: D、C、Co。●代数运算式如下:$$ D+C * 2+C_0 * 2=10+11+12+13+C i $$即: I0、 l1、 12、13、Ci、D权值为1; C、Co权值为2。其真值表如下页:有数据表示优化后的结构可以减小门延时，传统结构为2个CSA延时，而优化后的延时大约为1.5个CSA延时4-2压缩器●如果连续的两个高低位5-3计数器之间Ci和Co级联的话，则称为4-2压缩加法器●如下图 42压缩加法器 ●对于更多位的部分积也有其他的一些结构树，结构的选取要考虑到电路结构的规整性对后端布局的影响。●左边延时比较小但结构不规整。右边正好相反有时候会选取一些折中的结构。Verilog代码//----------------------------------------------------------------------- //module : compressor42 //Description : The function of this module is to compress the partial product //----------------------------------------------------------------------- //author : li hangyu //Email : hyliu@ee.ac.cn //time : 01/28, 2023 //----------------------------------------------------------------------- `timescale 1ns/1ps module compressor42 ( in1,in2,in3,in4,cin,out1,out2,cout ); parameter length = 8; input [length*2-1 : 0] in1,in2,in3,in4; input cin; output [length*2 : 0] out1,out2; output cout; wire [length*2-1 : 0] w1,w2,w3; assign w1 = in1 ^ in2 ^ in3 ^ in4; assign w2 = (in1 & in2) | (in3 & in4); assign w3 = (in1 | in2) & (in3 | in4); assign out2 = ^ ; assign cout = w3[length*2-1]; assign out1 = ( & ) | (( ~) & ); endmodule

Synopsys ICC简单教程 一、ICC综合概述ICC（IC Compiler）是把门级网表转换成foundry厂可用于掩膜的版图信息的过程，它包括数据准备、布局、时钟树综合、布线等步骤。ICC输入文件ICC输入需要两部分信息：综合数据+物理数据。综合数据：门级网表文件，如orca.v约束文件，如orca.sdc逻辑库文件，包含时序信息，如标准单元sc.db，宏单元macros.db，输入输出单元io.db等物理数据：技术文件，包含金属层等信息，如abc_6m.tf线负载模型，TLU+物理库文件，包含版图信息，如标准单元sc.mw，宏单元macros.mw，输入输出单元io.mw等ICC输出文件ICC输出的是GDSII格式的版图，用于流片。二、ICC综合流程参考Synopsys ICC lab1的RISC_CHIP的例子，展示各个流程发生的变化。1、逻辑库、技术库、版图库等基本参数设定这是前期的准备工作，设定搜索路径、逻辑时序库.db、负载模型库.tluplus等。2、创建自己的Milkyway文件夹Milkyway是Synopsys用于保存版图所有信息的格式，创建自己的Milkyway文件夹用来保存ICC过程中的文件。读入门级网表，所有的模块都集中在角落，需要加入后续的布局布线信息。3、布局规划floorplan布局主要包含芯片大小的规划、IO单元的规划、宏单元的规划、电源网络的设计等。读入.def文件，包含了整体的布局信息，这个文件需要另外经过许多操作产生：floorplan一旦确定，整个芯片的面积就定下来了，并且和整个设计的timing、布通率密切相关。4、布局placementplacement是将一个个标准单元模块放入中间区域，通过place_opt自动排布5、时钟树综合CTS时钟树综合的主要目的是减小内部各个时钟的偏斜。时钟源必须通过一级一级的buffer才能驱动众多内部时钟，buffer采用上下延时对称的反相器。下图是时钟树综合后的布局，内部的标准单元会重新排布：下图高亮了时钟树的内部走线6、布线routing布线会经过全局布线（Global routing 和详细布线 （Detail Routing）两个步骤，通过route_opt完成：三、ICC注释详解############################################################ # 1、逻辑库、技术库等基本参数设定 ############################################################ lappend search_path ../ref/db ../ref/tlup set_app_var target_library "sc_max.db" set_app_var link_library "* sc_max.db io_max.db ram16x128_max.db" set_min_library sc_max.db -min_version sc_min.db set_min_library io_max.db -min_version io_min.db set_min_library ram16x128_max.db -min_version ram16x128_min.db # - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - # RISC_CHIP setup variables # - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - set my_mw_lib risc_chip.mw set mw_path "../ref/mw_lib" set tech_file " ../ref/tech/cb13_6m.tf" set tlup_map "../ref/tlup/cb13_6m.map" set tlup_max "../ref/tlup/cb13_6m_max.tluplus" set tlup_min "../ref/tlup/cb13_6m_min.tluplus" set top_design "RISC_CHIP" set verilog_file "./design_data/RISC_CHIP.v" set sdc_file "./design_data/RISC_CHIP.sdc" set def_file "./design_data/RISC_CHIP.def" set ctrl_file "./scripts/opt_ctrl.tcl" set derive_pg_file "./scripts/derive_pg.tcl" set MODULE_NAME RISC_CHIP ############################################################ # 2、创建自己的Milkyway文件夹 ############################################################ file delete -force $my_mw_lib create_mw_lib $my_mw_lib -open -technology $tech_file \ -mw_reference_library "$mw_path/sc $mw_path/io $mw_path/ram16x128" #加载门级网表文件 import_designs $verilog_file \ -format verilog \ -top $top_design #加载线负载模型 set_tlu_plus_files \ -max_tluplus $tlup_max \ -min_tluplus $tlup_min \ -tech2itf_map $tlup_map #加载VDD、VSS信息 source $derive_pg_file #加载约束文件 read_sdc $sdc_file source $ctrl_file source scripts/zic_timing.tcl exec cat zic.timing remove_ideal_network [get_ports scan_en] save_mw_cel -as RISC_CHIP_data_setup ############################################################ # 3、布局规划floorplan ############################################################ # 读入布局信息并布局 read_def $def_file set_pnet_options -complete save_mw_cel -as RISC_CHIP_floorplanned ############################################################ # 4、布局placement，放置基本单元 ############################################################ place_opt redirect -tee place_opt.timing report_congestion -grc_based -by_layer -routing_stage global save_mw_cel -as RISC_CHIP_placed ############################################################ # 5、时钟树综合clock tree synthesis ############################################################ remove_clock_uncertainty [all_clocks] set_fix_hold [all_clocks] #时钟树综合 clock_opt redirect -tee clock_opt.timing # 保存文件 save_mw_cel -as RISC_CHIP_cts ############################################################ # 6、布线routing ############################################################ route_opt #报告物理信息 report_design -physical save_mw_cel -as RISC_CHIP_routed ############################################################ # 7、输出文件 ############################################################ file mkdir icc_files write -format ddc -hierarchy -output icc_files/$MODULE_NAME.apr.ddc write_verilog -no_tap_cells icc_files/$MODULE_NAME.lvs.v -pg -no_core_filler_cells write_verilog -no_tap_cells icc_files/$MODULE_NAME.sim.v -no_core_filler_cellssynopsys的实验礼包

Design Compile（DC）使用简版 Design Compile是synopsys的综合软件，它的功能是把RTL级的代码转化为门级网表。综合包括转译（Translation），优化(Opitimization)，映射(Mapping)三个过程。在转译的过程中，软件自动将源代码翻译成每条语句所对应的功能模块以及模块之间的拓扑结构，这一过程是在综合器内部生成电路的布尔函数的表达，不做任何的逻辑重组和优化。优化：基于所施加的一定时序和面积的约束条件，综合器按照一定的算法对转译结果作逻辑优化和重组。在映射过程中,根据所施加的一定的时序和面积的约束条件，综合器从目标工艺库中搜索符合条件的单元来构成实际电路。DC 又称为设计综合 将设计的RTL代码综合成门级网表的过程。在 DC 流程中 一般要经过以下几个步骤，以项目A为例 做如下分析：1】 在项目子目录下创建DC文件夹，在DC文件夹下分别创建db in lib_syn log netlist rpt和 script 文件夹 以及一个makefile 文件用来运行DC 脚本 。2】 第二步就是复制相应工艺技术库文件到lib_syn ，一般有2种文件各3个分别包括了typical worst 和 best情况，一类是db，文件一类是lib 文件 也可以在lc_shell 下读取lib 得到相应的db文件。3】 第三步将需要综合的设计RTL代码（Verilog 文件）复制到in 文件夹 4】 第四步在script 创建综合脚本，脚本创建过程将在后面介绍5】 第五步编写运行脚本的makefile 文件 6】 第六步运行脚本而后查看综合报告，是否有违例现象出现，如果有修改脚本加以修复直到最终通过设计。注意 另外的几个文件夹作用 db文件夹存放DC综合生成的项目db文件，综合网表输出到netlist 文件夹，综合程序运行报告存放在log文件夹中，而综合结果的数据报告则存放在rpt 文件夹中。DC脚本的编写（A.scr）DC综合脚本基本上有几大部分组成1】定义综合环境中命名规则(分别对net cell port 命名)define_name_rules verilog –casesensitive define_name_rules verilog –type net –allowed “a-z A-Z 0-9 _ ” \ -first_restricted “ _ 0-9 N ” \ -replacement_char “_ ” \ -prefix “n” define_name_rules verilog –type cell –allowed “a-z A-Z 0-9 _ ” \ -first_restricted “ _ 0-9 ” \ -replacement_char “_” \ -prefix “u” define_name_rules verilog –type port –allowed “a-z A-Z 0-9 _ ” \ -first_restricted “ _ 0-9 ” \ -replacement_char “_” \ -prefix “p”2】综合环境的建立指明库所在的位置 Search_path = 指定综合所需目标库一般选用最恶劣情况worst 库作目标库 target_library = 创建链接库,链接库中包括了一些已经做好的设计和子模块，又包括了当前设计的目标库是设计实例化时所用的库文件 link_library = + synthetic_library 在上述的环境建立所需的各类库中，一般有生产商提供目标库，库中的各类cell用于逻辑映射，链接库则包括了目标库，还包括其他一些以前设计实例基本单元，我们门级网表实例化元件和单元都来自于它。3】RTL 代码的读入read –format verilog ./in/ Encoder_32k.v read –format verilog ./in/ Encoder_DBLOCK.v read –format verilog ./in/ Encoder.v read –format verilog ./in/ Step_rom.v指明设计顶层 current_design = Encoder 展开设计分解原设计组 ungroup -all –flatten 设计唯一实例化 uniquify 4】综合环境约束 用户往往需要设置worst case 和 best case 的库来验证setup timing 修复 hold timing 不清楚命令使用和属性 可使用 man set_min_library 查看 set_min_library lib_syn/db/slow.db -min_version lib_syn/db/fast.db 编译操作条件的表述set_operating_conditions -min slow –min_library slow \ -max fast –max_library fast 设置wire_load_model wire_load_model 负载模型的每一种模型定义，它定义相关的net_length 和 net fanout 属性 而wire_load_mode 则不同指的是不同logic margin 连线net的处理方式 一般我们只设置前者set_wire_load_model -name “ Silterra18_w110 ” –min set_wire_load_model -name “ Silterra18_w110 ” –max设置模块输入驱动强度信息 man set_driving_cell 查看帮助set_driving_cell -lib_cell BUFX1 –pin Y –library slow –dont_scale –no_design_rule all_input ( )5】设计时钟相关约束create_clock clk -period 40 set_clock_latency 0.3 –rise set_clock_latency 0.3 –fall set_clock_uncertainty –setup 0.3 set_clock_uncertainty –hold 0.3 6】禁止改变门电路控制结构芯片中的时钟和复位电路一般由门电路控制的，我们不希望DC在综合时候改变它的结构以保证时钟信号和复位信号的稳定性和可靠性需要设置，禁止对某些单元进行优化set_dont_touch_network set_dont_touch 7】异步电路处理任何跨越异步边界的路径我们都对其禁止时序分析 set_false_path -from –to 8】设置其他可选约束和禁用单元 可选约束一般包括 set_max_fanout set_max_capacitance set_max_transition set_load 等 这些属性一般在技术库中已经设置了，只有技术库不能满足设计要求时才使用脚本增加约束选项 本脚本中只增加了set_load 0.02 all_output ( ) Set_max_transition 2.5 current_design 输入输出直通buffer 插入，多重端口的连接插入buffer (选用) set_fix_multiple_port_nets –feedthrough 输出端口插入buffer , 隔离端口 （必须） set_isolate_ports –type buffer all_output ( ) 9】检查设计层次关系进行单元映射check_design –one_level compile –map_effort medium10】修复hold时序 重新编译 set_fix_hold compile –only_hold_time 11】导出编译综合相关报告核对网表命名规则修改相关信息 change_names –rules verilog –hierarchy –verbose 检查整体设计导出报告 check_design > ./rpt/adpcm.rpt 移除未连接的相关端口 remove_unconnected_ports find ( hierarchy cell , “ * ”) 导出设计面积报告 report_area > ./rpt/adpcm_area.txt 导出设计违例报告 report_constraint –all_violators > ./rpt/adpcm_cons.txt 导出setup时序违例的详细报告 report_timing –nworst 50 > ./rpt/adpcm_max_time.txt 导出hold 时序违例的详细报告 report_timing -delay min –nworst 20 > ./rpt/adpcm_min_time.txt 导出综合的设计中cell和reg_cel的报告 report_cell > ./rpt/adpcm_cell.txt report_cell > ./rpt/adpcm_reg_cell.txt12】生成综合网表和pnr 所需的时序约束文件 write -hierarchy -output ./db/adpcm.db write -format verilog –hierarchy -output ./netlist/adpcm.sv write_sdf ./netlist/adpcm.sdf write_sdc ./netlist/adpcm.sdc exit13】compile-ultra

【FPGA】【SPI】线性序列机与串行接口 ADC 驱动设计与验证 本章导读模数转换器即 A/D 转换器，或简称 ADC（Analog to Digital Conver），通常是指一个将模拟信号转变为数字信号的电子元件。通常的模数转换器是把经过与标准量比较处理后的模拟量转换成以二进制数值表示的离散信号的转换器。模数转换器的种类很多，按工作原理的不同，可分成间接 ADC 和直接 ADC。间接 ADC是先将输入模拟电压转换成时间或频率，然后再把这些中间量转换成数字量，常用的有双积分型 ADC。直接 ADC 则直接转换成数字量，常用的有并联比较型 ADC 和逐次逼近型 ADC。并联比较型 ADC：采用各量级同时并行比较，各位输出码也是同时并行产生，所以转换速度快。并联比较型 ADC 的缺点是成本高、功耗大。逐次逼近型 ADC：它产生一系列比较电压 VR，但它是逐个产生比较电压，逐次与输入电压分别比较，以逐渐逼近的方式进行模数转换。它比并联比较型 ADC 的转换速度慢，比双分积型 ADC 要快得多，属于中速 ADC 器件。双积分型 ADC：它先对输入采样电压和基准电压进行两次积分，获得与采样电压平均值成正比的时间间隔，同时用计数器对标准时钟脉冲计数。它的优点是抗干扰能力强，稳定性好；主要缺点是转换速度低。本节以 ADC128S022 为例介绍 ADC 的工作原理及时序图解释，并用线性序列机来描述时序图进而正确驱动此类设备。本实验中，直接使用 AD/DA 模块上的 DAC 模块的输出直接接到 ADC 模块的输入上，通过控制 DAC 输出不同电压值，然后比较 DAC 的输出与 ADC采样到的值的大小，来评估 ADC 驱动的正确性。ADC 芯片概述及电路设计ADC128S022 型 ADC 内部工作原理在 AC620 开发板上使用的模数转换器为逐次逼近型的低功耗芯片 ADC128S022，其具有 8 通道以及 12 位的分辨率。电源采用独立的模拟供电以及数字供电，其中模拟电源 VA输入范围为 2.7V~5.25V，数字电源 VD 输入范围为 2.7V~VA。其与外部通信支持多种接口如：SPI、QSPI、MICROWIRE 以及通用的 DSP 接口。转换速度在 50kps~200kps，典型情况下当3V 供电时功耗为 1.2mW，5V 供电时为 7.5mW。本款 ADC 为 12 位分辨率，因此 1bit 代表的电压值即为 VA/4096。手册中同时指出，当模拟输入电压低于 VA/8192 时，输出数据即为 0000_0000_0000b。同理由于芯片本身内部构造当输出数 0000_0000_0000b 变为 0000_0000_0001b 时，实际输入电压变化为 VA/8192 而不是 VA/4096。当输入电压大于等于 VA-1.5* VA/4096，输出数据即为 1111_1111_1111b。ADC128S022 型 ADC 芯片引脚功能ADC128S022 芯片引脚及功能描述如表 25.1 所示。ADC128S022 电路设计ADC128S022 部分电路图如图 25.2 所示。这里外接了一个抗混叠低通滤波器，其作用是为了避免输入信号的高频成分在 ADC 的基带中引起混叠。数字电源与模拟电源电压均为3.3V，且数字电源与模拟电源之间串联磁珠用于抑制电磁干扰。传输特性ADC128S022 型 ADC 接口时序微控制器与 ADC128S022 的接口如图 25.3 所示，该接口使用标准的 SPI 接口，因此可以直接连接到微控制器的片上 SPI。对于 FPGA 来说，则可以使用逻辑按照 SPI 时序搭建控制电路，以实现对 ADC128S022 的控制。ADC128S022 通过 SPI 接口与控制器进行通信的时序图如图 所示。一个串行帧开始于CS̅̅̅的下降沿，结束于CS̅̅̅的上升沿。一帧包含 16 个上升沿 SCLK。ADC 的 DOUT 引脚当CS̅̅̅为高时代表空闲状态，当为低时为传输状态。也就是相当于CS̅̅̅可以充当输出使能。在CS̅̅̅为高时 SCLK 默认高。在头三个 SCLK 的循环，ADC 处于采样模式（track）。在接下来的 13 个循环为保持模式（hold），转换完成并且完成数据输出。下降沿 1~4 为前导零，5~16 为输出转换结果。如果在持续测量模式中，ADC 在 N（16） 个 SCLK 的上升沿会自动进去采样模式，在N16+4 个下降沿进入保持/转换模式。进入采样模式有三种方式，第一种当 SCLK 为高电平时 CS 变为低，当 SCLK 第一个下降沿到来时便进入采样模式，如时序图所示；第二种当 SCLK 为低电平时CS变低，自动进入采样模式，CS的下降沿即视为 SCLK 的第一个下降沿；第三种 SCLK 与CS一同变为低，这样对于两信号上升沿没有时序约束，但对于其下降沿有要求。在 DIN 的 8 个控制寄存器，每一位代表的含义如表 25.2 所示。其中 ADD[2:0]代表的输入通道选择如表 25.3 所示。ADC128S022 接口时序设计经查阅手册可知器件工作频率 SCLK 推荐范围为 0.8~3.2MHz，这里定义其工作频率为1.92MHz(周期为 520ns)。设置一个两倍于 SCLK 的采样时钟 SCLK2X，使用 50M 系统时钟十三分频而来即 SCLK2X 为 3.84MHz。针对 SCLK2X 进行计数来确定图 25.4 中各个信号的状态。结合前面 ADC 的接口时序图，按照线性序列机的设计思路，可以整理得到每个信号发生变化时对应的时刻以及此时对应的计数器的值。表25.4为依照线性序列机的设计思想，整理得到的每个信号发生变化时对应的时刻以及此时对应的计数器的值。其中 CS_N 为芯片状态标志信号，SCLK 为芯片时钟输入脚，DIN 为芯片串行数据输入，DOUT 为芯片串行数据输出。线性序列机计数器的控制逻辑判断依据，如表 4.17.6 所示。以上就是通过线性序列机设计接口时序的一个典型案例，可以看到，线性序列机可以大大简化设计思路。线性序列机的设计思想就是使用一个计数器不断计数，由于每个计数值都会对应一个时间，那么当该时间符合需要操作信号的时刻时，就对该信号进行操作。这样，就能够轻松的设计出各种时序接口了。基于线性序列机的 ADC 驱动设计模块接口设计ADC128S022 接口逻辑模块图如图 25.5 所示。每个端口功能描述如表 25.5 所示。在每次使能转换的时候，寄存当前状态通道选择 Channel 的值，防止在转换过程中该值发生变化对转换过程产生影响。reg [2:0]r_Channel; //通道选择内部寄存器 always@(posedge Clk or negedge Rst_n) if(!Rst_n) r_Channel <= 3'd0; else if(En_Conv) r_Channel <= Channel; else r_Channel <= r_Channel;生成使能信号，当输入使能信号有效后便将使能信号 en 置 1，当转换完成信号有效时便将其重新置 0。reg en; //转换使能信号 always@(posedge Clk or negedge Rst_n) if(!Rst_n) en <= 1'b0; else if(En_Conv) en <= 1'b1; else if(Conv_Done) en <= 1'b0; else en <= en;在数据手册中SCLK的频率范围为0.8~3.2MHz。这里为了方便适配不同的频率需求率，设置了一个可调的计数器。根据表中可以看出，需要根据计数器的值周期性的产生 SCLK时钟信号，这里可以将计数器的值等倍数放大，形成过采样。这里产生一个两倍于 SCLK 的信号，命名为 SCLK2X。首先编写分频计数器，时钟 SCLK2X 的计数器。reg [7:0]DIV_CNT;//分频计数器 always@(posedge Clk or negedge Rst_n) if(!Rst_n) DIV_CNT <= 8'd0; else if(en)begin if(DIV_CNT == (DIV_PARAM - 1'b1)) //时钟分频设置 DIV_CNT <= 8'd0; else DIV_CNT <= DIV_CNT + 1'b1; end else DIV_CNT <= 8'd0;根据使能信号以及计数器状态生成 SCLK2X 时钟。always@(posedge Clk or negedge Rst_n) if(!Rst_n) SCLK2X <= 1'b0; else if(en && (DIV_CNT == (DIV_PARAM - 1'b1))) SCLK2X <= 1'b1; else SCLK2X <= 1'b0;每当使能转换后，对 SCLK2X 时钟进行计数。always@(posedge Clk or negedge Rst_n) if(!Rst_n) SCLK_GEN_CNT <= 6'd0; else if(SCLK2X && en)begin if(SCLK_GEN_CNT == 6'd33) SCLK_GEN_CNT <= 6'd0; else SCLK_GEN_CNT <= SCLK_GEN_CNT + 1'd1; end else SCLK_GEN_CNT <= SCLK_GEN_CNT;根据 SCLK2X 计数器的值来确认工作状态以及数据传输进程。reg [11:0]r_data; //转换结果读取内部寄存器 reg [5:0]SCLK_GEN_CNT;//SCLK2X 计数器 always@(posedge Clk or negedge Rst_n) if(!Rst_n)begin SCLK <= 1'b1;CS_N <= 1'b1;DIN <= 1'b1; end else if(en) begin if(SCLK2X)begin case(SCLK_GEN_CNT) 6'd0:begin CS_N <= 1'b0; end 6'd1:begin SCLK <= 1'b0; DIN <= 1'b0; end 6'd2:begin SCLK <= 1'b1; end 6'd3:begin SCLK <= 1'b0; end 6'd4:begin SCLK <= 1'b1; end 6'd5:begin SCLK <= 1'b0; DIN <= r_Channel[2];end 6'd6:begin SCLK <= 1'b1; end 6'd7:begin SCLK <= 1'b0; DIN <= r_Channel[1];end 6'd8:begin SCLK <= 1'b1; end 6'd9:begin SCLK <= 1'b0; DIN <= r_Channel[0];end 6'd10,6'd12,6'd14,6'd16,6'd18,6'd20,6'd22,6'd24,6'd26,6'd28,6'd 30,6'd32: begin SCLK <= 1'b1; r_data <= ; end 6'd11,6'd13,6'd15,6'd17,6'd19,6'd21,6'd23,6'd25,6'd27,6'd29,6'd 31: begin SCLK <= 1'b0; end 6'd33:begin CS_N <= 1'b1; end//将转换结果输出 default:begin CS_N <= 1'b1; end endcase end else ; end else CS_N <= 1'b1;一次转换结束的标志，即 en && SCLK2X && (SCLK_GEN_CNT == 6'd33)为真，并产生一个高脉冲的转换完成标志信号 Conv_Done。一次转换结束后将内部寄存器 r_data 的数据输出到输出端 Data 上。 always@(posedge Clk or negedge Rst_n) if(!Rst_n)begin Data <= 12'd0; Conv_Done <= 1'b0; end else if(en && SCLK2X && (SCLK_GEN_CNT == 6'd33))begin Data <= r_data; Conv_Done <= 1'b1; end else begin Data <= Data; Conv_Done <= 1'b0; endADC 工作状态，在手册中看出 CS_N 在工作时为低电平，因此直接将此信号作为工作状态指示。assign ADC_State = CS_N;仿真及板级测试为了测试模块功能，模拟 ADC 芯片的输出。这里用 Sin3e 产生一个正弦波文件，位宽12 位，个数为 4096，并以 sin_12bit.txt 保存当前工程下的 simulation 目录下的 modelsim 文件夹。这样就需要将产生的数据，发送到 ADC 驱动模块的输入线 DOUT 上，这里使用系统任务$readmemb，其可以用来从文件中读取数据到存储器中。其格式有以下三种：$readmemb("<数据文件名>",<存贮器名>);$readmemb("<数据文件名>",<存贮器名>,<起始地址>);$readmemb("<数据文件名>",<存贮器名>,<起始地址>,<结束地址>。首先定义文件存放位置。`define sin_data_file "./sin_12bit.txt"定义 4096 个 12 位的存储单元，然后将波形数据读取到存储器中。 reg[11:0] memory[4095:0];//测试波形数据存储空间 initial $readmemh(`sin_data_file,memory);在测试时将这些数据整体循环三次，进行验证。其中 gene_DOUT(memory[address])；依次将存储器中存储的波形数据读出，按照 ADC 芯片转换结果输出方式的送到 DOUT 信号线上。 integer i; initial begin Rst_n = 0;Channel = 0; En_Conv = 0; DOUT = 0;address = 0; #101; Rst_n = 1; #100; Channel = 5; for(i=0;i<3;i=i+1)begin for(address=0;address<4095;address=address+1)begin En_Conv = 1; #20; En_Conv = 0; gene_DOUT(memory[address]); @(posedge Conv_Done); //等待转换完成信号 #200; end end #20000; $stop; end将存储空间的数据按照 ADC 的数据输出格式，发送到 DOUT 信号线上，供控制模块采集。task gene_DOUT; input [15:0]vdata; reg [4:0]cnt; begin cnt = 0; wait(!CS_N); while(cnt<16)begin @(negedge SCLK) DOUT = vdata[15-cnt]; cnt = cnt + 1'b1; end end endtask全编译后进行仿真，可看出此次信号较多。这里首先查看与 ADC 相关的使能信号、状态标志信号以及 SCLK 时钟信号等。选中以上这些信号，可以看出，每当外界输入一个周期的 En_Conv 转换信号，模块内部使能信号 en 就置高，一直到转换完成标志信号 Conv_Done有效再置 0。当 SLK2X 计数器值为 33d 且当 SCLK2X 为高时，便输出一个时钟周期的高脉冲信号，标志着本次转换过程结束。同时 SCLK2X 时钟为 ADC 工作时钟 SCLK 的两倍。以上各信号符合既定的设计。DIN 为 FPGA 控制 ADC 通道选择的信号，这里选择的通道五也就是 ADD[2:0]=101b，可以看出图每个测量循环中发送 DIN 状态均一致。查看 DOUT 串行数据输出信号，在每个 SCLK 上升沿 DOUT 均会输出一位数据。在第一个转换过程中，DOUT 首先输出 4 个前导 0，然后依次输出 1000_0000_0000b（MSB），也就是在激励文件中例化的正弦波的第一个数据 800h。并在一次转换完成后，输出并行数据 Data。符合既定设计，可以自行分析第二个转换过程。查看 CS_N 与 ADC_State 工作状态标志信号，可看出当 ADC 处于转换时为低电平，空闲时为高电平，符合设计要求。将并行输出数据 Data 设置为模拟形式，主要参数如图 25.10 所示，其中波形所占高度可根据实际情况自行设计，此处暂定 100。重启仿真后可看出数据输入为 3 个周期的正弦波也就是采样正确，符合既定设计。这里如不重启仿真可能会出现如图 25.12 所示的波形影响观测，此为仿真软件本身问题，可不深究。为了进行板级仿真，新建测试 ADC_test 顶层文件，在顶层文件中例化 ADC 以及 DAC驱动，并设置好相关使能以及标志信号。再分别生成两个 ISSP 文件，其中驱动 DAC 电压数据的命名为 ISSP_DAC（源位宽为 16），采集 ADC 电压以及通道设置的为 ISSP_ADC（源位宽为 3，探针位宽为 12）。分配引脚并全编译后，下载程序，并启动 ISSP。1.DAC 的 DA 输出端连接 ADC 的 A0 输入端。如图 25.13 所示，使得 DAC 输出电压为0，可测得电压为 0。2.DAC 的 DA 输出端连接 ADC 的 A0 输入端。此时更新 DB 的输出值，如图 25.14，可以看出 A0 测量数据保持 0 不变。3.DAC 的 DB 输出端接 ADC 的 A1 输入端。此时更新 DB 值，其理论输出电压为7FF/FFF 4.096=2.048V ，如图 25.15 所示，使能 A1 测量端可测得输入电压为2535/40963.3=2.04V，在误差允许范围内。DAC的DB输出端接ADC的 A1 输入端。此时更新 DB 值，其理论输出电压为 BD3/FFF 4.096=3.072V,如图 25.16 所示，使能 A1 测 量 端 可 测 得 输 入 电 压 为 3815/4096 3.3=2.07V，在误差允许范围内。同理可测试的其他 DAC 输出电压以及 ADC 输入测量电压值。此处换算时需注意，DAC电路输出电压范围为 0~4V，ADC 电路测量电压范围为 0~3.3V。工程代码在我们设计的驱动模块中，需要给ADC芯片三个控制信号SCLK、CS_N、DIN，还需要有接收ADC转化结果的ADC_OUT。ADC芯片的选址信号通过Channel端给到ADC_driver中，然后通过ADC_DIN给到芯片中，用于选择采集模拟信号的通道。12位宽的Data输出给外部的FIFO缓存。module adc128s022( Clk, Rst_n, Channel, Data, En_Conv, Conv_Done, ADC_State, DIV_PARAM, ADC_SCLK, ADC_DOUT, ADC_DIN, ADC_CS_N ); input Clk; //输入时钟 input Rst_n; //复位输入，低电平复位 input [2:0]Channel; //ADC转换通道选择 output reg [11:0]Data; //ADC转换结果 input En_Conv; //使能单次转换，该信号为单周期有效，高脉冲使能一次转换 output reg Conv_Done; //转换完成信号，完成转换后产生一个时钟周期的高脉冲 output ADC_State; //ADC工作状态，ADC处于转换时为低电平，空闲时为高电平 input [7:0]DIV_PARAM; //时钟分频设置，实际SCLK时钟 频率 = fclk / （DIV_PARAM * 2） output reg ADC_SCLK; //ADC 串行数据接口时钟信号 output reg ADC_CS_N; //ADC 串行数据接口使能信号 input ADC_DOUT; //ADC转换结果，由ADC输给FPGA output reg ADC_DIN; //ADC控制信号输出，由FPGA发送通道控制字给ADC reg [2:0]r_Channel; //通道选择内部寄存器 reg [11:0]r_data; //转换结果读取内部寄存器 reg [7:0]DIV_CNT;//分频计数器 reg SCLK2X;//2倍SCLK的采样时钟 reg [5:0]SCLK_GEN_CNT;//SCLK生成暨序列机计数器 reg en;//转换使能信号 //在每个使能转换的时候，寄存Channel的值，防止在转换过程中该值发生变化 always@(posedge Clk or negedge Rst_n) if(!Rst_n) r_Channel <= 3'd0; else if(En_Conv) r_Channel <= Channel; else r_Channel <= r_Channel; //产生使能转换信号 always@(posedge Clk or negedge Rst_n) if(!Rst_n) en <= 1'b0; else if(En_Conv) en <= 1'b1; else if(Conv_Done) en <= 1'b0; else en <= en; //生成2倍SCLK使能时钟计数器 always@(posedge Clk or negedge Rst_n) if(!Rst_n) DIV_CNT <= 8'd0; else if(en)begin if(DIV_CNT == (DIV_PARAM - 1'b1)) DIV_CNT <= 8'd0; else DIV_CNT <= DIV_CNT + 1'b1; end else DIV_CNT <= 8'd0; //生成2倍SCLK使能时钟 always@(posedge Clk or negedge Rst_n) if(!Rst_n) SCLK2X <= 1'b0; else if(en && (DIV_CNT == (DIV_PARAM - 1'b1))) SCLK2X <= 1'b1; else SCLK2X <= 1'b0; //生成序列计数器 always@(posedge Clk or negedge Rst_n) if(!Rst_n) SCLK_GEN_CNT <= 6'd0; else if(SCLK2X && en)begin if(SCLK_GEN_CNT == 6'd33) SCLK_GEN_CNT <= 6'd0; else SCLK_GEN_CNT <= SCLK_GEN_CNT + 1'd1; end else SCLK_GEN_CNT <= SCLK_GEN_CNT; //序列机实现ADC串行数据接口的数据发送和接收 always@(posedge Clk or negedge Rst_n) if(!Rst_n)begin ADC_SCLK <= 1'b1; ADC_CS_N <= 1'b1; ADC_DIN <= 1'b1; end else if(en) begin if(SCLK2X)begin case(SCLK_GEN_CNT) 6'd0:begin ADC_CS_N <= 1'b0; end 6'd1:begin ADC_SCLK <= 1'b0; ADC_DIN <= 1'b0; end 6'd2:begin ADC_SCLK <= 1'b1; end 6'd3:begin ADC_SCLK <= 1'b0; end 6'd4:begin ADC_SCLK <= 1'b1; end 6'd5:begin ADC_SCLK <= 1'b0; ADC_DIN <= r_Channel[2];end //addr[2] 6'd6:begin ADC_SCLK <= 1'b1; end 6'd7:begin ADC_SCLK <= 1'b0; ADC_DIN <= r_Channel[1];end //addr[1] 6'd8:begin ADC_SCLK <= 1'b1; end 6'd9:begin ADC_SCLK <= 1'b0; ADC_DIN <= r_Channel[0];end //addr[0] //每个上升沿，寄存ADC串行数据输出线上的转换结果 6'd10,6'd12,6'd14,6'd16,6'd18,6'd20,6'd22,6'd24,6'd26,6'd28,6'd30,6'd32: begin ADC_SCLK <= 1'b1; r_data <= ; end //循环移位寄存DOUT上的12个数据 6'd11,6'd13,6'd15,6'd17,6'd19,6'd21,6'd23,6'd25,6'd27,6'd29,6'd31: begin ADC_SCLK <= 1'b0; end 6'd33:begin ADC_CS_N <= 1'b1; end default:begin ADC_CS_N <= 1'b1; end //将转换结果输出 endcase end else ; end else begin ADC_CS_N <= 1'b1; end //转换完成时，将转换结果输出到Data端口，同时产生一个时钟周期的高脉冲信号 always@(posedge Clk or negedge Rst_n) if(!Rst_n)begin Data <= 12'd0; Conv_Done <= 1'b0; end else if(en && SCLK2X && (SCLK_GEN_CNT == 6'd33))begin Data <= r_data; Conv_Done <= 1'b1; end else begin Data <= Data; Conv_Done <= 1'b0; end //产生ADC工作状态指示信号 assign ADC_State = ADC_CS_N; endmodule仿真结果

【FPGA】深度理解串口发送模块设计与验证 本章导读在当今的电子系统中，经常需要板内、板间或者下位机与上位机之间进行数据的发送与接收，这就需要双方共同遵循一定的通信协议来保证数据传输的正确性。常见的协议有UART（通用异步收发传输器）、IIC（双向两线总线）、SPI（串行外围总线）、USB2.0/3.0（通用串行总线）以及 Ethernet（以太网）等。在这些协议当中，最为基础的就是 UART，因其电路结构简单、成本较低，所以在注重性价比的情况下，使用非常广泛。本章将学习 UART 通信的原理及其硬件电路设计，并使用 FPGA 来实现 UART 通信中的数据发送部分设计。在仿真验证时除进行正常的功能仿真以外，还将在 Quartus Prime 中使用 In system sources and probes editor(ISSP)工具进行板级验证，具体方法是：输入需要通过串口发送出去的数据，然后通过按下 AC620 开发板上的按键来控制 FPGA 将待发送的数据发送出去，并在串口助手中查看 PC 端接收到的数据。异步串行通信原理及电路设计RS232 通信接口标准通用异步收发传输器（Universal Asynchronous Receiver/Transmitter，UART）是一种异步收发传输器，其在数据发送时将并行数据转换成串行数据来传输，在数据接收时将接收到的串行数据转换成并行数据，可以实现全双工传输和接收。它包括了 RS232、RS449、RS423、RS422 和 RS485 等接口标准规范和总线标准规范。换句话说，UART 是异步串行通信的总称。而 RS232、RS449、RS423、RS422 和 RS485 等，是对应各种异步串行通信口的接口标准和总线标准，它们规定了通信口的电气特性、传输速率、连接特性和接口的机械特性等内容。本章要重点学习的 RS-232 是美国电子工业联盟（EIA）制定的串行数据通信的接口标准，原始编号全称是 EIA-RS-232（简称 232，RS232），被广泛用于计算机串行接口外设连接。其 DB9 接口的针脚定义如图 16.1 所示，引脚功能如表 16.1 所示。若系统存在多个 UART接口，则可分别称为 COM1、COM2 等。UART 关键参数及时序图UART 通信在使用前需要做多项设置，最常见的设置包括数据位数、波特率大小、奇偶校验类型和停止位数。数据位（Data bits）：该参数定义单个 UART 数据传输在开始到停止期间发送的数据位数。可选择为：5、6、7 或者 8（默认）。波特率（Baud）：是指从一设备发到另一设备的波特率，即每秒钟可以通信的数据比特个数。典型的波特率有 300, 1200, 2400, 9600, 19200, 115200 等。一般通信两端设备都要设为相同的波特率，但有些设备也可设置为自动检测波特率。奇偶校验类型（Parity Type）：是用来验证数据的正确性。奇偶校验一般不使用，如果使用，则既可以做奇校验（Odd）也可以做偶校验（Even）。在偶校验中，因为奇偶校验位会被相应的置 1 或 0（一般是最高位或最低位），所以数据会被改变以使得所有传送的数位（含字符的各数位和校验位）中“1”的个数为偶数；在奇校验中，所有传送的数位（含字符的各数位和校验位）中“1”的个数为奇数。奇偶校验可以用于接受方检查传输是否发送生错误，如果某一字节中“1”的个数发生了错误，那么这个字节在传输中一定有错误发生。如果奇偶校验是正确的，那么要么没有发生错误，要么发生了偶数个的错误。如果用户选择数据长度为 8 位，则因为没有多余的比特可被用来作为奇偶校验位，因此就叫做“无奇偶校验（Non）”。停止位（Stop bits）：在每个字节的数据位发送完成之后，发送停止位，来标志着一次数据传输完成，同时用来帮助接受信号方硬件重同步。可选择为：1（默认）、1.5 或者 2 位。在 RS-232 标准中，最常用的配置是 8N1(即八个数据位、无奇偶校验、一个停止位)，其发送一个字节时序图如图 16.2 所示。按照一个完整的字节包括一位起始位、8 位数据位、一位停止位即总共十位数据来算，要想完整的实现这十位数据的发送，就需要 11 个波特率时钟脉冲，第 1 个脉冲标记一次传输的起始，第 11 个脉冲标记一次传输的结束，如下所示：RS232 通信电路设计RS232 通信协议需要一定的硬件支持，早期大多使用的方案是 RS232 转 TTL，这时需要 MAX232 或者 SP3232 等电平转换芯片来做数据转换。其外围电路简单，最少只需要 4 个电容即可正常工作，其典型电路图如 16.3 所示。在这里只使用了两路通信中的一路，且通过加入的 D7、D8 两个发光二极管可以更好的观察数据状态。现在系统集成度越来越高，DB9 的 RS232 接口占用 PCB 面积过大，多数系统已经转用USB 转 TTL，其电路图如图 16.4 所示。CH340G 是一个支持 5V 或 3.3V 供电的 USB 总线的转接芯片，实现 USB 转串口、USB 转 IrDA 红外或者 USB 转打印口。支持硬件全双工串口、内置收发缓冲区，支持通讯波特率 50bps～2Mbps 并支持常用的 MODEM 联络信号 RTS、DTR、DCD、RI、DSR、CTS。并可通过外加电平转换器件，可以提供 RS232、RS485、RS422 等接口。在 Windows 操作系统下，CH340 的驱动程序能够仿真标准串口，所以与绝大部分原串口应用程序完全兼容，不需要作任何修改。UART 异步串行通信发送模块设计与实现串口发送模块接口设计基于上述原理，本章要实现的串口发送模块整体框图，如图 16.9 所示，其接口列表如表 16.2 所示。根据功能需求，串口发送模块可进一步细化为如图 16.10 所示详细结构图，其中每一子模块的作用如表 16.3 所示。其中绿色的框代表单一结构的寄存器，来实现数据的稳定输入以及输出。波特率时钟生成模块设计从原理部分可知，波特率是 UART 通信中需要设置的参数之一。在波特率时钟生成模块中，计数器需要的计数值与波特率之间的关系如表 16.4 所示，其中系统时钟周期为System_clk_period，这里为 20ns。如果接入到该模块的时钟频率为其他值，需要根据具体的频率值修改该参数。本模块的设计是为了保证模块的复用性。当需要不同的波特率时，只需设置不同的波特率时钟计数器的计数值。使用查找表即可实现，下面的设计代码中只包含了针对 5 个波特率的设置，如需要其他波特率可根据实际使用情况具体修改。 reg [15:0]bps_DR;//分频计数最大值 always@(posedge Clk or negedge Rst_n) if(!Rst_n) bps_DR <= 16'd5207; else begin case(baud_set) 0:bps_DR <= 16'd5207; //9600bps 1:bps_DR <= 16'd2603; //19200bps 2:bps_DR <= 16'd1301; //38400bps 3:bps_DR <= 16'd867; //57600bps 4:bps_DR <= 16'd433; //115200bps default:bps_DR <= 16'd5207; endcase end利用计数器来生成波特率时钟。 reg bps_clk; //波特率时钟 reg [15:0]div_cnt;//分频计数器 always@(posedge Clk or negedge Rst_n) if(!Rst_n) div_cnt <= 16'd0; else if(uart_state)begin if(div_cnt == bps_DR) div_cnt <= 16'd0; else div_cnt <= div_cnt + 1'b1; end else div_cnt <= 16'd0; always@(posedge Clk or negedge Rst_n) if(!Rst_n) bps_clk <= 1'b0; else if(div_cnt == 16'd1) bps_clk <= 1'b1; else bps_clk <= 1'b0;所谓波特率生成，就是用一个定时器来定时，产生频率与对应波特率时钟频率相同的时钟信号。例如，我们使用波特率为 115200bps，则我们需要产生一个频率为 115200Hz 的时钟信号。那么如何产生这样一个 115200Hz 的时钟信号呢？这里，我们首先将 115200Hz 时钟信号的周期计算出来，1 秒钟为 1000_000_000ns，因此波特率时钟的周期 Tb= 1000000000/115200 =8680.6ns，即115200信号的一个周期为8680.6ns，那么，我们只需要设定我们的定时器定时时间为8680.6ns，每当定时时间到，产生一个系统时钟周期长度的高脉冲信号即可。系统时钟频率为 50MHz，即周期为 20ns，那么，我们只需要计数 8680/20 个系统时钟，就可获得 8680ns 的定时，bps115200=Tb/Tclk - 1=Tb*fclk - 1=fclk/115200-1。相应的，其它波特率定时值的计算与此相同为了能够通过外部控制波特率，设计中使用了一个 3 位的波特率选择端口：Baud_Set。通过给此端口不同的值，就能选择不同的波特率，此端口控制不同波特率的原理很简单，就是一个多路选择器，多路选择器通过选择不同的定时器计数最大值来设置不同的比特率时钟频率。Baud_Set 的值与各波特率的对应关系如下:000 ： 9600bps；001 ： 19200bps;010 ：38400bps;011 ：57600bps；100 ：115200bps；数据输出模块设计通过对波特率时钟进行计数，来确定数据发送的循环状态。reg [3:0]bps_cnt;//波特率时钟计数器 always@(posedge Clk or negedge Rst_n) if(!Rst_n) bps_cnt <= 4'd0; else if(bps_cnt == 4'd11) bps_cnt <= 4'd0; else if(bps_clk) bps_cnt <= bps_cnt + 1'b1; else bps_cnt <= bps_cnt;同样为了使得模块可以对其他模块进行控制或者调用，这里产生一个 byte 传送结束的信号。一个数据位传输结束后 Tx_done 信号输出一个时钟的高电平。always@(posedge Clk or negedge Rst_n) if(!Rst_n) Tx_Done <= 1'b0; else if(bps_cnt == 4'd11) Tx_Done <= 1'b1; else Tx_Done <= 1'b0;产生数据传输状态信号，即当在正常传输的时候 uart_state 信号为高电平，其他情况均为低电平。这里实现的电路结构同样是具有优先级顺序的，但与 C 语言本质是不同的。在图16.10 中的 MUX2_1 与 MUX2_2 就是下面的设计实现的 if—else if—else 的电路结构。 always@(posedge Clk or negedge Rst_n) if(!Rst_n) uart_state <= 1'b0; else if(send_en) uart_state <= 1'b1; else if(bps_cnt == 4'd11) uart_state <= 1'b0; else uart_state <= uart_state;由于 RS232 是一个异步的收发器，因此为了保证发送的数据在时钟到来的时候是稳定的，这里也需要对输入数据进行寄存。reg [7:0]r_data_byte; always@(posedge Clk or negedge Rst_n) if(!Rst_n) r_data_byte <= 8'd0; else if(send_en) r_data_byte <= data_byte; else r_data_byte <= r_data_byte;数据传输状态控制模块设计在模块结构图 16.10 中还有一个十选一多路器 ，作用是根据 bps_cnt 的值来确定数据传输的状态。如时序图 16.2 所示，在不同的波特率时钟计数值时，有对应的传输数据。 localparam START_BIT = 1'b0; localparam STOP_BIT = 1'b1; always@(posedge Clk or negedge Rst_n) if(!Rst_n) Rs232_Tx <= 1'b1; else begin case(bps_cnt) 0:Rs232_Tx <= 1'b1; 1:Rs232_Tx <= START_BIT; 2:Rs232_Tx <= r_data_byte[0]; 3:Rs232_Tx <= r_data_byte[1]; 4:Rs232_Tx <= r_data_byte[2]; 5:Rs232_Tx <= r_data_byte[3]; 6:Rs232_Tx <= r_data_byte[4]; 7:Rs232_Tx <= r_data_byte[5]; 8:Rs232_Tx <= r_data_byte[6]; 9:Rs232_Tx <= r_data_byte[7]; 10:Rs232_Tx <= STOP_BIT; default:Rs232_Tx <= 1'b1; endcase end激励创建及仿真测试完成设计之后，需要对其进行功能仿真。在下面的 testbench 文件中，生成了复位信号以及使能信号、待传输数据。这里将所有数据变化与系统时钟错开 1ns，是为了能更清楚看到输入输出数据与时钟的时序关系。initial begin Rst_n = 1'b0; data_byte = 8'd0; send_en = 1'd0; baud_set = 3'd4; #(`clk_period*20 + 1 ) Rst_n = 1'b1; #(`clk_period*50); data_byte = 8'haa; send_en = 1'd1; #`clk_period; send_en = 1'd0; @(posedge Tx_Done) #(`clk_period*5000); data_byte = 8'h55; send_en = 1'd1; #`clk_period; send_en = 1'd0; @(posedge Tx_Done) #(`clk_period*5000); $stop; end设置好仿真脚本后进行功能仿真，得到如图 16.11 所示的波形文件，可以看出在复位信号置高以及使能信号有效之前输出信号 Rs232_Tx 均为 0，在复位结束以及使能后输出信号才开始正常，且当输入数据为 10101010b（MSB）后，输出信号依次为 1、0（起始位）、01010101b（LSB）、1（停止位）；当输入数据为 01010101b（MSB）后，输出信号依次为 1、0（起始位）、10101010b（LSB）、1（停止位）。同时 uart_state 处于发送状态时为 1，即仿真通过。按键控制串口发送设计为了实现导读中所设定的目标，将以前编写好的按键消抖模块添加到工程当中，并再次使用 ISSP，其主要参数配置如图 16.12 所示，并加入到工程中。然后，新建一个顶层文件，并将按键消抖、串口发送以及 ISSP 例化，并将按键状态与串口发送使能端连接即可。部分设计如下所示，并将串口发送状态连接到 LED 上，以更好的观察数据发送状态。 assign send_en = key_flag0 & !key_state0; uart_byte_tx uart_byte_tx( .Clk(Clk), .Rst_n(Rst_n), .data_byte(data_byte), .send_en(send_en), .baud_set(3'd0), .Rs232_Tx(Rs232_Tx), .Tx_Done(), .uart_state(led) );编译无误后，点击 RTL_viewer 可以看到如图 16.13 的各模块连接图。分配引脚并全编译无误后下载工程到 AC620 开发板中。然后，在 Quartus Prime 中点击Tools→In-System Source and Probes Editor 启动 ISSP，手动选择下载器后，并将数据格式改为设计中的 hex 格式。打开电脑上的串口助手，将主要参数设置为：波特率为 9600、无校验位、8 位数据位以及 1bit 停止位。在 Quartus Prime 中，使用 In system sources and probes editor 工具，输入需要通过串口发送出去的数据，然后按下学习板上的按键 0，FPGA 自动将所需要发送的数据发送出去，即可在串口助手中看到相关数据。且板载的 LED_RX 每接收一 byte 数据均会亮一下，这里由于时钟较快，数据传输过程很快，因此代表传输状态的 led0 看着“常亮”。至此，完成了基于 FPGA 的串口通信发送部分实现。在本章中学习了 UART 的分类以及原理，介绍了 RS232 协议的数据格式以及相关参数所代表的含义，并设计了串口的硬件电路，且在板级调试中再次使用了 ISSP 中的源功能（source）。代码工程