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【数字IC笔面必备】同步FIFO与异步FIFO 同步FIFO同步FIFO相对异步FIFO较为简单，FIFO：先入先出FIFO原则：满不能写，空不能读。关键：full和empty信号如何产生？方法1：用长度计数器factor。执行一次写操作，factor加1，执行一次读操作，factor减1。方法2：地址位扩展一位，用最高位来判断空满。读地址=写地址，则空；读地址与写地址相差一个存储空间长度，则满。对于方法1来说比较简单，本文重点讲异步FIFO，对于同步FIFO我们给出伪代码，读者自行补全该模块全部代码。异步FIFO异步FIFO的整体结构大致如下：Write_control:控制写操作与满信号（w_full）的判断与产生。Read_control:控制读操作与空信号(r_empty)的判断与产生。RAM:双端口数据存取RAM。Bin_to_gray:二进制码转格雷码模块。用于将读写地址二进制码转成格雷码。SYN：跨时钟同步模块，即将读地址的格雷码（r_g_addr）向w_clk同步；将写地址的格雷码（w_g_addr）向r_clk同步。主要操作就是通过寄存器打两拍。使用扩展地址位来判断空满，读写信号时钟不同。关键在于格雷码使用，同步可以不用格雷码，异步两时钟不一样，采用出错概率大，普通二进制码会出现多个错误，而格雷码每次跳转只会有一位发生变化，出错概率小且顶多是使得FIFO的读或者写操作暂停。详细解释：在中间状态采样，这个是不可能避免的，这是异步系统天生的缺陷。我们的目标是:即使在中间状态采样，也不能影响空满状态的判断。符合这个要求的编码方式是:每次只能有1个bit发生改变。为什么这么说呢?因为当只有一一个bit发生改变时，即使在中间状态采样，其结果也不外乎两种:递增前原指针和递增后新指针。显然递增后新指针是最新情况的反映，如果采样到这个指针，那么和我们的设计预期是一致的，如果采样到递增前的原指针，会有什么结果呢?假设现在采样读指针，那么最坏的情况就是把“不满”判断成了“满”，使得本来被允许的写操作被禁止了，但是这并不会对逻辑产生影响，只是带来了写操作的延迟。同样的，如果现在采样写指针，那么最坏的情况就是把“不空”判断成“空”，使得本来被允许的读操作被禁止了,但是这也不会对逻辑产生影响，只是带来了读操作的延迟显然每次之变化1个bit的编码方案可以有效解决中间态下空满状态的判断问题，格雷码就是这样一种编码。关键点解释1.跨时钟域传递信号做时钟同步一般通过打两拍。2.采用格雷码编码(解决汇聚问题)，因为格雷码每次跳转只会有一位发生变化，所以如果出现不确定状态也只会有两种状况，即正确变化了和不变。因此在读写时钟不一样的情况下，纵使读写地址每bit同步过程中出现延时不一致，也不会使得FIFO在实际空或者满之后，FIFO却没有正确的产生出空满信号。只有可能是实际没有空或者满，但产生了空满信号，但这对于FIFO的功能不会有影响，只会使得FIFO的读或者写操作暂停。3.读比写时钟更快，只会只出现实际没满，但误判为满；不会对功能（数据流）造成错误。4.写比读时钟更快，只会出现实际没空，但误判为空；不会对功能（数据流）造成错误。verilog格雷码生成观察下面码表，格雷码最高位与原码一致，其它位对应原码相邻两位相互异或的结果module bin_to_gray #( parameter WIDTH_D = 5 )( input [WIDTH_D-1:0] bin_c, output [WIDTH_D-1:0] gray_c ); wire h_b; assign h_b = bin_c[WIDTH_D-1]; reg [WIDTH_D-2:0] gray_c_d; integer i; always @( * ) for( i=0;i<WIDTH_D-1;i=i+1 ) gray_c_d[i] = bin_c[i]^bin_c[i+1]; assign gray_c = ; endmodule源程序下载

IC/SOC封装类型与对应成本关系 根据引脚引出的不同，封装可分为外围和阵列封装。根据有无封装连线分为有连接线的( Wire Bond)和倒装片(Flip-chip) 封装。其中，外围封装形式有DIP、PLCC、QFP、SOP等，如图14-23所示。此类封装的优点是价格便宜，板级可靠性比较高。但是其电性能和热性能较差，并且受到I/O引脚数目的限制，如PQFP (Plastic Quad Flat Package,塑料四边引脚扁平封装)，I/O 引脚数目也只能达到208~240个。阵列封装包括有连线的BGA和无连线的Flip-chip BGA等，如图14-24 所示。此类封装的优点是I/O密度高，板级集成的成品率高，但是价格相对较高。(1) BGA封装BGA封装技术的出现是封装技术的一大突破，它是近几年来推动封装市场的强有力的技术之一，BGA封装一改传统的封装结构，将引线从封装基板的底部以阵列球的方式引出，这样不仅可以安排更多的IO，而且大大提高了封装密度，改进了电性能。如果它再采用MCP (多芯片模块)封装或倒装片技术，有望进一步提高产 品的速度和降低复杂性。目前, BGA封装按照基板的种类，主要分为PBGA (塑封BGA)、CBGA (陶瓷BGA)、TBGA(载带BGA)、MBGA (金属BGA)等。图14-25以PBGA为例进行说明，PBGA中的焊球做在PWB基板上，基板是BT多层布线基板(2~4层)，封装采用的焊球材料为共晶或准共晶Pb-Sn合金、焊球和封装体的连接不需要另外的焊料。(2)倒装片封装(Flip Chip Packages)倒装片技术是一种先进的，非常有前途的集成电路封装技术。封装倒装片是一一种由 IBM公司最先使用的先进封装技术，它是利用倒装技术将芯片直接装入一- 个封装体内。倒装片封装可以是单芯片也可以是多芯片形式，其发展历史已将近40年，主要在手持或移动电子产品中使用广泛。一般芯片都是面朝上安装互连，而此类技术则是芯片面朝下，芯片上的焊区直接与基板上的焊区互连，如图14-26所示。因此，倒装封装的互连线非常短，由互连线产生的电容、电阻和电感也比其他封装形式小得多，具有较高的电性能和热性能。此外，采用此类封装的芯片焊区可面阵布局，更适于多I/O数的VLSI芯片使用。当然，倒装技术也有不足之处，如芯片面朝下安装互连，给工艺操作带来一定难度一焊 点检查困难，板级可靠性需要解决，费用也偏高。(3)多芯片封装(MCP, Multi Chip Package)多芯片封装是20世纪90年代兴起的- -种混合微电子组装技术，它是在高密度多层布线基板上,将若干裸芯片IC组装和互连,构成更复杂的或具有子系统功能的高级电子组件，常见的有Flash+MCU、Flash+MCU+SRAM、 SRAM+MCU和Analog IC+Digital IC+Memory等组合。图14-27 所示为MCP封装的示意图。目前，MCP多采用IC芯片叠层放置，可大大节约基板的面积，其主要特点是布线密度高，互连线短，体积小，重量轻和性能高等。但是由于封装了多块芯片，使得良品率有所下降，并且测试相对较困难，测试成本也很高。

FPGA与数字IC设计中接口命名规范 在硬件编程中，接口命名规范也是一个良好的习惯。接口在确定模块划分后需要明确模块的端口以及模块间的数据交互。完成项目模块划分后，可以在确定端口及数据流向时参考使用。本节重点是EN与vld的区别！ ``信号说明clk模块工作时钟rst_n系统复位信号，低电平有效en门控时钟，请搜索本站关于门控时钟讲解，这是低功耗的设计，EN=0睡眠状态、阻断时钟输入vld数据有效标志指示信号，表示当前的 data 数据有效。注意，vld 不仅表示了数据有效，而且还表示了其有效次数。时钟收到多少个 vld=1，就表示有多少个数据有data数据总线。输入一般名称为 din，输出一般名称为 dout。类似的信号还有 addr，len 等err整个报文错误指示，在 eop=1 且 vld=1 有效时才有效sop报文起始指示信号，用于表示有效报文数据的第一个数据，当 vld=1 时此信号有效eop报文结束指示信号，用于表示有效报文数据的最后一个数据，当 vld=1 时此信号有效rdy模块准备好信号，用于模块之间控制数据发送速度。例如模块 A 发数据给模块 B，则rdy 信号由模块 B 产生，连到模块 A（该信号对于 B 是输出信号，对于 A 是输入信号）；B 要确保 rdy 产生正确，当此信号为 1 时，B 一定能接收数据；A 要确保仅在 rdy=1 时才发送

VLSI设计-基4 Booth乘法器前端与中端实现 前言在微处理器芯片中，乘法器是进行数字信号处理的核心，同时也是微处理器中进行数据处理的关键部件。乘法器完成一次操作的周期基本上决定了微处理器的主频。乘法器的速度和面积优化对于整个CPU的性能来说是非常重要的。为了加快乘法器的执行速度，减少乘法器的面积，有必要对乘法器的算法、结构及电路的具体实现做深入的研究。视频课程，关注本人B站账号有完整版前端中端设计教程1. 设计内容完成一个全定制的 8x8 bits 基-4 Booth 编码码乘法器核心电路设计，即可以不考虑输入、输出数据的寄存。2. 设计目标本设计最主要的目标是在电路速度尽可能高的条件下最小化电路的功率-延迟积（PDP）。所以首先在电路结构设计完成后需要分析、考虑最长延迟路径。根据设计目标进行逻辑链优化。3.原理介绍本乘法器采用基4booth编码，输入为两个8位有符号数，输出为16位有符号数。基4的booth编码将两个8位有符号数计算成4个部分积。4个部分积经过一层4-2压缩器得到2个部分积，得到两个部分积，两个部分积进过一个超前进位加法器（cla）得到最终结果。思维扩展：若输入为两个128位有符号数，输出为256位有符号数。基4的booth编码将两个128位有符号数计算成64个部分积。64个部分积经过一层4-2压缩器得到32个部分积……在经过几层4-2压缩器，最终得到两个部分积，两个部分积进过一个超前进位加法器（cla）得到最终结果。结构框图如下：4.电路&Verilog代码基4Booth编码器对于被乘数b_i进行编码，Booth 基-4 编码是根据相邻 3 位为一组，前后相邻分组重叠一比特位，从低位到高位逐次进行，在乘数的最右边另增加一位辅助位 0，作为分组的最低位。Booth 4-基编码的优点是可以减少 Booth 2-基产生部分积的一半，Booth 基-4 除了具有高速特性还具有低功耗的特点。对应case case(b_i) 3'b000 : booth_o <= 0; 3'b001 : booth_o <= ; 3'b010 : booth_o <= ; 3'b011 : booth_o <= a_i<<1; 3'b100 : booth_o <= -(a_i<<1); 3'b101 : booth_o <= -; 3'b110 : booth_o <= -; 3'b111 : booth_o <= 0; default: booth_o <= 0;4-2压缩器4-2 压缩器的原理图如下所示，把 4 个相同权值的二进制数两个权值高一级的二进制数和,它有 5 个输入端口：包括 4 个待压缩数据 a1、a2、a3、a4 和一个初始进位或低权值 4-2 压缩传递的进位值 Ci；3 个输出端口：包括一比特位溢出进位值 Co，进位数据 C，伪和 S。下面代码得到的结果out1的权值高一位，下一层部分积计算时需要将out1的结果左移一位（out1<<1）；功能代码：assign w1 = in1 ^ in2 ^ in3 ^ in4; assign w2 = (in1 & in2) | (in3 & in4); assign w3 = (in1 | in2) & (in3 | in4); assign out2 = ^ ; assign cout = w3[length*2-1]; assign out1 = ( & ) | (( ~) & );超前进位加法器4位超前进位代码：//carry generator assign c[0] = cin; assign c[1] = g[0] + ( c[0] & p[0] ); assign c[2] = g[1] + ( (g[0] + ( c[0] & p[0]) ) & p[1] ); assign c[3] = g[2] + ( (g[1] + ( (g[0] + (c[0] & p[0]) ) & p[1])) & p[2] ); assign c[4] = g[3] + ( (g[2] + ( (g[1] + ( (g[0] + (c[0] & p[0]) ) & p[1])) & p[2] )) & p[3]); assign cout = c[width];代码下载4、仿真分析前端逻辑仿真本设计是单纯的组合逻辑，由仿真结果可知有符号乘法设计结果完全正确。电路与性能仿真电路图面积报告DC综合后，总共的单元面积为7853.630484等效门，总面积为78273.983938等效门。功耗报告由于该电路是完全的组合逻辑，无CLK端口，因此未作时序约束。后端做到这里完成了前端中端设计任务，在流片前还需要完成后端设计及验证。由于本电路规模大，我们可以利用EDA如（SOCE或者ICC）完成版图布局，由于时间仓促，笔者暂未更新后端教程。

UART串行接口设计及通信实现 通用异步收发传输器（Universal Asynchronous Receiver/Transmitter)，通常称作UART，是一种异步收发传输器。异步串行、接口原理分析串行通信电气特性通常，UART串行接口采用RS-232-C电气标准进行通信。RS-232-C是美国电子工业协会EIA（Electronic Industry Association）制定的一种串行物理接口标准。对于一般的通信，不需要掌握RS-232-C的所有信号的定义，只需要使用其中的2个信号TXD（数据发送）和RXD（数据接收），另外，参加通信的设备要将GND（地）要连到一起(共地)。数据线TxD和RxD的电平标准为: 逻辑1=-3V～-15V；逻辑0=+3～+15VRS-232-C标准规定的数据传输速率为9600、19200、115200等波特率。波特率是衡量资料传送速率的指标,表示每秒钟传送的符号数。如果波特率为9600，那么发送和接收数据都应该为9600bits/s。本节采用9600bit/s进行通信。UART串行数据格式起始位（逻辑0 ）+数据位（本节为8位数据位）+奇偶校验位（本节为偶校验）+停止位（本节使用1位停止位）+空闲位（逻辑1）通信的安全性问题串行异步通信，发送方和接收方使用各自的时钟。例如从FPGA电路板和计算机之间的通信，因此，不能保证两者的时钟完全相同。为保证接收数据的准确性，因此需要用较高的采样率进行采样，本节采用16倍的采样率进行采样，简单的选取中间采样点的值作为接收的数据。如图采用16倍波特率的采样率执行采样，一个比特可采集16个点，选取中间点即从第一个采样点开始的第8或第9个采样点（笑脸附近上升沿）采集该位数据，在接收双方始终频率相差不大的情况下，能够正确的完成通信。功能设计和演示预计实现的功能（演示）：将拨码开关代表的数据发送到串口（8位）；从串口接收电脑发来的数据，以数码管显示（8位）。主模块设计⚫ 调用分频模块⚫ 调用数码管显示IP⚫ 调用按键消抖动IP⚫ 调用串口发送模块⚫ 调用串口接收模块module v1( input clk, input [11:0] sw, input [3:0] btn,//行列键盘的输入 output [3:0] row,//行列键盘的行输出 output [7:0] seg, output [5:0] an, output [11:0] led, output txd, input rxd ); wire clk_ms,clk_20ms,clk_16x,clk_x; wire [3:0] btnout; wire [23:0] data_disp; wire data_ready; wire data_error; assign row[3:0]=1;//输出全部为高电平， 本例程只用4个 divclk my_divclk(.clk(clk),.clk_ms(clk_ms),.btnclk(clk_20ms),.clk_16x(clk_16x),.clk_x(clk_x)); //调用分频模块 ip_disp_0 uut_disp(//调用显示IP .clk(clk), .rst(0), .dispdata(), .seg(seg), .an(an) ); ip_ajxd_0 uut_ajxd(//调用按键消抖动IP .btn_clk(clk_20ms), .btn_in(btn), .btn_out(btnout) ); uart_tx (.clk_x(clk_x),.data_in(sw[7:0]),.btn(btnout),.txd(txd),.led(led)); //调用串口发送模 块 uart_rx(.clk_16x(clk_16x),.rst(btnout[0]),.rxd(rxd),.data_disp(data_disp),.data_ready(data_rea dy),.data_error(data_error));//调用串口发送模块 endmodule串口发送程序设计串口接收程序设计

【IC设计】数字IC设计流程及学习指南 IC的设计过程可分为两个部分，前端设计（也称逻辑设计）和后端设计（也称物理设计）并没有统一严格的界限，涉及到与工艺有关的设计就是后端设计。数字IC设计流程1. 规格制定芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。2. 详细设计Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。目前架构的验证一般基于SystemC语言，对构架模型的仿真可以使用SystemC的仿真工具。其中典型的例子是Synopsys公司的CoCentric和Summit公司的Visual Elite等。3. HDL编码使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。设计输入工具：具有强大的文本编辑功能，多种输入方法（VHDL，Verilog，状态转移图，模块图等），语法模板，语法检查，自动生产代码和文档等功能。如Active-HDL,VisualVHDL/Verilog等。RTL分析检查工具：Synopsys LEDA4. 仿真验证仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Synopsys的VCS，Mentor ModelSim，Cadence Verilog－XL，Cadence NC-Verilog。5. 逻辑综合――Design Compiler仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler（DC），Cadence的 PKS，Synplicity的Synplify等。另外，和综合工具配合使用的还有很多其他工具，如静态时间分析工具，等效性检查工具等等。Synopsys公司和Cadence公司都提供完整的工具包。5.1. STAStatic Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。STA工具有Synopsys的Prime Time。5.2. 形式验证这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查（Equivalence Check）方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。形式验证工具有Synopsys的Formality。前端设计的流程暂时写到这里。从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。技能图解1.语言主流的Verilog、VHDLVerilog语言与软件语言最大的区别就是，因为它是用于描述电路的，因此它的写法是非常固定的，因为电路的变化是非常有限的。学习Verilog的时候，很多时候我们并不是在学习这门语言本身，而是学习其对应的电路特征，以及如何对这个电路进行描述。如果心中没有电路，那么你是不可能写好Verilog的。VHDL语言的严谨性比Verilog要好，不像Verilog中一样存在大量符合语法却永远无法综合的语句。SpinalHDL、Myhdl等SpinalHDL和Chisel师承一脉，都是基于Scala来进行电路描述。其本质上仍旧是HDL而非HLS，在设计之前依旧需要有清晰的电路结构，只不过是在电路描述上更加方便和快捷而已。目前有一些公司已经应用于FPGA设计中，ASIC应用还有待探究。SpinalHDL资料：https://spinalhdl.github.io/SpinalDoc-RTD/master/index.htmlSystemVerilog/SystemC ：这两种语言都是为了验证而存在的，掌握基本的验证方法学有助于提高自己的debug效率，SystemVerilog是一种面向对象的语言，其设计的本意是用于搭建验证平台，主流的UVM方法也都是基于SystemVerilog实现的，所以立志成为IC验证工程师的同学，SystemVerilog的深入学习和流行方法论的学习都是必不可少的。而对于那些只想做IC设计的同学而言，SystemVerilog同样也是值得学习的。且不说本文前面提到的用于提高验证效率的debug方法，即使只是为了做好设计，SystemVerilog也是大有用武之地。很多顶级的IC设计公司内部都开始使用SystemVerilog进行RTL设计了。由于在SystemVerilog中加入了很多类似always_ff、always_comb等用于显式表明综合电路意图的新语法，代码的可读性更高，综合过程中也减少了歧义，尽可能地保证了综合结果与设计意图的一致性。从另一个角度来说，assertion的加入也极大地提高了代码的debug效率，非常有助于在大规模的数据交互过程中定位到出错的初始点，没有掌握的同学可以多花一些时间学习一下。-> SV基础知识脚本语言：Makefile/Perl/Python/ShellMakefile/Perl/Python/Shell都是常用的脚本语言，进行批量修改文本内容，实现自动化操作等，掌握一门得心应手的脚本语言将对工作效率的提升帮助极大。但凡做过一次的事情，就没有必要重复第二次。-> Perl在IC中的应用脚本语言：Tcl在IC设计这个领域中，Tcl是一门非常常见的语言。可以用于描述时序和管脚约束文件，UPF信息，也可以用来搭建简单的工作平台。既是很多EDA工具默认支持的脚本语言，也是这些工具配置和输出的文件格式。因此，能够读懂Tcl，掌握Tcl语言的基本语法，就可以帮助更好的使用EDA工具。-> 从零开始学TclC语言作为基础语言，在验证时，往往需要用到C写的case；2.基础知识数电模电、电路分析、数据结构、计算机体系架构等AMBA总线AXI、AHB、APB、CHI、ACE等；-> AMBA总线高低速接口PCIE、DMA、DDR、USB、UART、SPI、I2C、MIPI等-> 总线接口低功耗设计动态功耗、静态功耗、常见低功耗设计方法-> 低功耗设计静态时序分析建立时间、保持时间、亚稳态及其解决方法、时序约束-> 时序约束策略 、亚稳态、 FPGA中的亚稳态设计方法乒乓操作、流水线、串并转换、无毛刺切换、状态机等跨时钟处理：快到慢、慢到快、异步FIFO（FIFO深度计算）等->时钟切换电路（Glitch-free clock switching circuit）、异步FIFO、同步FIFO、同步和异步FIFO、FIFO深度计算3.设计工具linux系统:linux、shell常见命令gvim/emac编辑器：熟练使用Vim/Emacs，用编程的方式来编程，可以提高效率。版本管理工具：SVN、Git、p4等版本管理，简而言之，就是一种用于记录和查询文件版本改动的工具；EDA工具仿真工具：NCVerilog/ VCS/ ModelSim/ iVerilog以上是比较业界比较主流的仿真工具，其中Icarus Verilog (iVerilog)为开源工具，仿真过程需要了解：如何指定编译的文件类型；如何指定编译文件清单；如何指定索引目录；如何指定仿真精度；如何指定临时的宏变量；如何指定语法检查的严苛等级；如何混合编译由多种语言写成的工程；如何调用不同波形生成工具的pli接口；如何配合SDF反标进行后仿等；-> 芯片后仿及SDF反标、VCS实用技巧、开源verilog仿真工具iverilog+GTKWave波形查看工具：DVE/ Verdi/ gtkWave以上是业界比较主流的波形查看工具，所有的波形查看器都必须支持标准波形文件.vcd格式，但是由于.vcd格式的存储性能并不好，冗余信息过多，所以各波形查看工具都纷纷推出了自己支持的波形文件格式，如DVE的.vpd，Verdi的.fsdb，ModelSim的*.wlf；gtkWave也是跨平台的，而且简单易用，支持.vcd标准格式，同时支持高性能压缩格式.lxt和*.fst，gtkWave自带vcd转fst的转换器；通常几G左右的.vcd格式波形转换为.vpd格式后只有几十MB左右，而转换为.fsdb后通常会更小，因此将标准波形文件.vcd转换为其他压缩格式更加有利于数据备份。-> fsdb实用技巧、verdi实用技巧逻辑等效性检查工具：formality-> 形式验证与formality基本流程从功能上对综合后的网表进行验证，常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。综合工具：dc ->DC综合逻辑综合就是将HDL代码翻译成门级网表netlist；lint/cdc检查工具：spyglass -> SpyGlass安装教程、spyglass 基础操作、spyglass 常见错误lint后端：PT、IIC2、innovus等FPGA综合布线布局工具：synplify/vivado->->synplify 基础操作、基于synplify+vivado生成bitfile其他：VC_static_tools ->VC_static Tools安装教程4.相关岗位前端设计RTL IP设计：从算法协议到RTL coding的能力；SoC设计集成/验证：总线、功耗、系统架构的能力；SOC侧重将IP，模块集成形成一个系统，所以片上互联总线和外设接口是掌握的重点。片内互联总线一般是AMBA总线。外设接口又分为低速接口和高速接口，其中低速接口包括I2C,UART,SPI等，高速接口包括SATA,USB,PCIE,DDR等；验证FPGA原型验证：HAPS -> HAPS®-100原型系统、芯片验证技术 ｜HAPS与高性能ASIC原型验证UVM验证：SV、UVM主流验证方法学 ->UVM芯片验证EMU验证：zebu、帕拉丁 -> 芯片验证应用｜基于ZeBu平台的虚拟主机应用方案综合：逻辑综合就是将HDL代码翻译成门级网表netlist；STAStatic Timing Analysis（STA），静态时序分析，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation），一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。DFTDesign ForTest，可测性设计。芯片内部往往都自带测试电路，DFT的目的就是在设计的时候就考虑将来的测试。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元；如bist、Scan Design、JTAG、ATPG等；后端物理验证、布线布局、静态时序分析、等价性检查、功耗分析