包含关键字 21 的文章 - 第 3 页 - 我的学记|刘航宇的博客

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2023-03-18
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我的随笔

刘航宇 3年前
18 1,875 7
使用Verilog实现与仿真AMBA--AHB总线协议（三） 1、AHB从机 AHB从机应答来自系统主主机发起的传输。从机使用从译码器输出的 HSELx 信号来决定它什么时候作应答。其它传输需要的信号，如地址与控制信息由主机产生。下图为一个AHB从机的接口框图：图片下面是一个AHB接口的SRAM控制器的程序： //------------------------------------------------------------------------------ // File : ahb_sram.v // Editor : VSCode, Tab Size(4) // Description : Top Module of AHB SRAM Controller. // //------------------------------------------------------------------------------ `timescale 1ns / 1ps module ahb_sram #( parameter SYNC_RESET = 1, parameter AHB_DWIDTH = 32, parameter AHB_AWIDTH = 32, parameter SIZE_IN_BYTES = 2048, parameter ADD_WIDTH = $clog2(SIZE_IN_BYTES) ) ( //---------------------------------- // IO Declarations //---------------------------------- // Inputs input HCLK, input HRESETN, input HSEL, input HREADYIN, input [1:0] HTRANS, input [2:0] HBURST, input [2:0] HSIZE, input [AHB_DWIDTH-1:0] HWDATA, input [AHB_AWIDTH-1:0] HADDR, input HWRITE, // Outputs output [AHB_DWIDTH-1:0] HRDATA, output [1:0] HRESP, output HREADYOUT ); //---------------------------------- // Variable Declarations //---------------------------------- wire [ADD_WIDTH-1:0] HADDR_cal; wire [2:0] ahbsram_size; wire [ADD_WIDTH-1:0] ahbsram_addr; wire [31:0] ahbsram_wdata; wire ahbsram_write; wire [31:0] sramahb_rdata; wire sramahb_ack; //---------------------------------- // Start of Main Code //---------------------------------- assign HADDR_cal = HADDR[ADD_WIDTH-1:0]; // Instantiations ahb_sram_if #( .AHB_DWIDTH (AHB_DWIDTH), .AHB_AWIDTH (AHB_AWIDTH), .ADD_WIDTH (ADD_WIDTH), .SYNC_RESET (SYNC_RESET) ) u_ahb_sram_if ( .HCLK (HCLK), .HRESETN (HRESETN), .HSEL (HSEL), .HTRANS (HTRANS), .HBURST (HBURST), .HWRITE (HWRITE), .HWDATA (HWDATA), .HSIZE (HSIZE), .HADDR (HADDR_cal), .HREADYIN (HREADYIN), // From SRAM Control signals .sramahb_ack (sramahb_ack), .sramahb_rdata (sramahb_rdata), // Outputs .HREADYOUT (HREADYOUT), .HRESP (HRESP), // To SRAM Control signals .ahbsram_req (ahbsram_req), .ahbsram_write (ahbsram_write), .ahbsram_wdata (ahbsram_wdata), .ahbsram_size (ahbsram_size), .ahbsram_addr (ahbsram_addr), .HRDATA (HRDATA) ); sram_ctrl_if #( .ADD_WIDTH (ADD_WIDTH), .SYNC_RESET (SYNC_RESET) ) u_sram_ctrl_if ( .HCLK (HCLK), .HRESETN (HRESETN), // From AHB Interface signals .ahbsram_req (ahbsram_req), .ahbsram_write (ahbsram_write), .ahbsram_wdata (ahbsram_wdata), .ahbsram_size (ahbsram_size), .ahbsram_addr (ahbsram_addr), // Outputs // To AHB Interface signals .sramahb_ack (sramahb_ack), .sramahb_rdata (sramahb_rdata) ); endmodule //------------------------------------------------------------------------------ // File : ahb_sram_if.v // Editor : VSCode, Tab Size(4) // Description : // //------------------------------------------------------------------------------ `timescale 1ns / 1ps module ahb_sram_if #( parameter AHB_DWIDTH = 32, parameter AHB_AWIDTH = 32, parameter ADD_WIDTH = 11, parameter SYNC_RESET = 0 ) ( //---------------------------------- // IO Declarations //---------------------------------- // Inputs input HCLK, input HRESETN, input HSEL, input HREADYIN, input [1:0] HTRANS, input [2:0] HBURST, input [2:0] HSIZE, input [ADD_WIDTH-1:0] HADDR, input [AHB_DWIDTH-1:0] HWDATA, input HWRITE, input sramahb_ack, input [AHB_DWIDTH-1:0] sramahb_rdata, // Outputs output HREADYOUT, output [1:0] HRESP, output reg [AHB_DWIDTH-1:0] HRDATA, output ahbsram_req, output ahbsram_write, output [AHB_AWIDTH-1:0] ahbsram_wdata, output [2:0] ahbsram_size, output [ADD_WIDTH-1:0] ahbsram_addr ); //---------------------------------- // Local Parameter Declarations //---------------------------------- // State Machine parameters localparam IDLE = 2'b00; localparam AHB_WR = 2'b01; localparam AHB_RD = 2'b10; parameter RESP_OKAY = 2'b00; parameter RESP_ERROR = 2'b01; // AHB HTRANS definition parameter TRN_IDLE = 2'b00; parameter TRN_BUSY = 2'b01; parameter TRN_SEQ = 2'b11; parameter TRN_NONSEQ = 2'b10; parameter SINGLE = 3'b000; parameter INCR = 3'b001; parameter WRAP4 = 3'b010; parameter INCR4 = 3'b011; parameter WRAP8 = 3'b100; parameter INCR8 = 3'b101; parameter WRAP16 = 3'b110; parameter INCR16 = 3'b111; //---------------------------------- // Variable Declarations //---------------------------------- reg [1:0] HTRANS_d; reg [2:0] HBURST_d; reg [2:0] HSIZE_d; reg [ADD_WIDTH-1:0] HADDR_d; reg [AHB_DWIDTH-1:0] HWDATA_d; reg HWRITE_d; reg HSEL_d; reg HREADYIN_d; reg [1:0] ahbcurr_state; reg [1:0] ahbnext_state; reg latchahbcmd; reg ahbsram_req_int; reg ahbsram_req_d1; reg [AHB_DWIDTH-1:0] HWDATA_cal; reg [4:0] burst_count; reg [4:0] burst_count_reg; reg [4:0] count; wire aresetn; wire sresetn; //---------------------------------- // Start of Main Code //---------------------------------- assign aresetn = (SYNC_RESET==1) ? 1'b1 : HRESETN; assign sresetn = (SYNC_RESET==1) ? HRESETN : 1'b1; // Generation of valid AHB Command which triggers the AHB Slave State Machine assign validahbcmd = HREADYIN & HSEL & (HTRANS == TRN_NONSEQ); // Generation of HRESP assign HRESP = RESP_OKAY; always @(*) begin HWDATA_cal = HWDATA; end // Latch all the AHB signals always @(posedge HCLK or negedge aresetn) begin if ((aresetn == 1'b0) || (sresetn == 1'b0)) begin HADDR_d <= {20{1'b0}}; HWDATA_d <= {32{1'b0}}; HTRANS_d <= 2'b00; HSIZE_d <= 2'b00; HBURST_d <= 3'b000; HWRITE_d <= 1'b0; HSEL_d <= 1'b0; HREADYIN_d <= 1'b0; end else if (HREADYIN == 1'b1 & HSEL == 1'b1 & HREADYOUT == 1'b1) begin HADDR_d <= HADDR; HTRANS_d <= HTRANS; HSIZE_d <= HSIZE; HBURST_d <= HBURST; HWRITE_d <= HWRITE; HWDATA_d <= HWDATA_cal; HSEL_d <= HSEL; HREADYIN_d <= HREADYIN; end end // Current State generation always @(posedge HCLK or negedge aresetn) begin if ((aresetn == 1'b0) || (sresetn == 1'b0)) begin ahbcurr_state <= IDLE; end else begin ahbcurr_state <= ahbnext_state; end end // Next State and output decoder logic always @(*) begin latchahbcmd = 1'b0; ahbsram_req_int = 1'b0; ahbnext_state = ahbcurr_state; case (ahbcurr_state) IDLE : begin if (HREADYIN == 1'b1 && HSEL == 1'b1 && ((HTRANS == TRN_NONSEQ) || HTRANS == TRN_SEQ)) begin latchahbcmd = 1'b1; if (HWRITE == 1'b1) begin ahbnext_state = AHB_WR; end else begin ahbnext_state = AHB_RD; end end else begin ahbnext_state = IDLE; end end AHB_WR : begin latchahbcmd = 1'b0; ahbsram_req_int = 1'b1; if (sramahb_ack == 1'b1) begin if (count == burst_count_reg) begin ahbnext_state = IDLE; end else begin ahbsram_req_int = 1'b0; end end end AHB_RD : begin latchahbcmd = 1'b0; ahbsram_req_int = 1'b1; if (sramahb_ack == 1'b1) begin ahbnext_state = IDLE; end end default : begin ahbnext_state = IDLE; end endcase end // LOGIC FOR BURST COUNT always @(*) begin burst_count = burst_count_reg; if (HSEL == 1'b1 && HTRANS == TRN_NONSEQ && HREADYIN == 1'b1 && HREADYOUT == 1'b1) begin case (HBURST) SINGLE : burst_count = 5'b00001; WRAP4,INCR4 : burst_count = 5'b00100; WRAP8,INCR8 : burst_count = 5'b01000; WRAP16,INCR16 : burst_count = 5'b10000; default : burst_count = 4'b0001; endcase end end always @(posedge HCLK or negedge aresetn) begin if ((aresetn == 1'b0) || (sresetn == 1'b0)) begin burst_count_reg <= 'h0; end else begin burst_count_reg <= burst_count; end end always @(posedge HCLK or negedge aresetn) begin if ((aresetn == 1'b0) || (sresetn == 1'b0)) begin count <= 5'h0; end else begin if (count == burst_count_reg) begin count <= 5'h0; end else if (ahbsram_req == 1'b1) begin count <= count + 1'b1; end else begin count <= count; end end end assign HREADYOUT = !ahbsram_req_int; // Generation of signals required for SRAM assign ahbsram_write = ahbsram_req ? HWRITE_d : 1'b0; assign ahbsram_wdata = HWDATA; assign ahbsram_addr = ahbsram_req ? HADDR_d : HADDR_d; assign ahbsram_size = ahbsram_req ? HSIZE_d : HSIZE_d; always @(posedge HCLK or negedge aresetn) begin if ((aresetn == 1'b0) || (sresetn == 1'b0)) begin ahbsram_req_d1 <= 1'b0; end else begin ahbsram_req_d1 <= ahbsram_req_int; end end // Generate the request to the SRAM contol logic when there is AHB read or write request assign ahbsram_req = ahbsram_req_int & !ahbsram_req_d1; // HRDATA generation always @(*) begin if (HREADYOUT && HREADYIN) begin HRDATA = sramahb_rdata; end else begin HRDATA = sramahb_rdata; end end endmodule //------------------------------------------------------------------------------ // File : sram_ctrl_if.v // Editor : VSCode, Tab Size(4) // Description : // //------------------------------------------------------------------------------ `timescale 1ns / 1ps module sram_ctrl_if #( parameter AHB_DWIDTH = 32, parameter ADD_WIDTH = 11, parameter SYNC_RESET = 0 ) ( //---------------------------------- // IO Declarations //---------------------------------- // Inputs input HCLK, input HRESETN, input ahbsram_req, input ahbsram_write, input [2:0] ahbsram_size, input [ADD_WIDTH-1:0] ahbsram_addr, input [AHB_DWIDTH-1:0] ahbsram_wdata, // Outputs output sramahb_ack, output reg [AHB_DWIDTH-1: 0] sramahb_rdata ); //---------------------------------- // Local Parameter Declarations //---------------------------------- // State Machine parameters localparam S_IDLE = 2'b00; localparam S_WR = 2'b01; localparam S_RD = 2'b10; //---------------------------------- // Variable Declarations //---------------------------------- reg [3:0] sram_wen_mem; reg [1:0] sramcurr_state; reg [1:0] sramnext_state; reg sram_wen; reg sram_ren; reg sramahb_ack_int; reg sram_ren_d; reg sram_done; wire [AHB_DWIDTH-1:0] ram_rdata; wire aresetn; wire sresetn; //---------------------------------- // Start of Main Code //---------------------------------- assign aresetn = (SYNC_RESET == 1) ? 1'b1 : HRESETN; assign sresetn = (SYNC_RESET == 1) ? HRESETN : 1'b1; // Current State generation always @(posedge HCLK or negedge aresetn) begin if ((aresetn == 1'b0) || (sresetn == 1'b0)) begin sramcurr_state <= S_IDLE; end else begin sramcurr_state <= sramnext_state; end end // Next State and output decoder logic always @(*) begin sramahb_ack_int = 1'b0; sram_wen = 1'b0; sram_ren = 1'b0; sramnext_state = sramcurr_state; case (sramcurr_state) S_IDLE : begin if (ahbsram_req == 1'b1) begin if (ahbsram_write == 1'b1) begin sramnext_state = S_WR; sram_wen = 1'b1; end else begin sram_ren = 1'b1; sramnext_state = S_RD; end end end S_WR : begin if (sram_done == 1'b1) begin sramnext_state = S_IDLE; sramahb_ack_int = 1'b1; end end S_RD : begin if (sram_done == 1'b1) begin sramnext_state = S_IDLE; sramahb_ack_int = 1'b1; end end default : begin sramnext_state = S_IDLE; end endcase end always @(*) begin sram_wen_mem = 4'b0000; if (ahbsram_size == 3'b010) begin sram_wen_mem = {4{sram_wen}}; end else if (ahbsram_size == 3'b001) begin case (ahbsram_addr[1]) 1'b0 : begin sram_wen_mem[0] = sram_wen; sram_wen_mem[1] = sram_wen; sram_wen_mem[2] = 1'b0; sram_wen_mem[3] = 1'b0; end 1'b1 : begin sram_wen_mem[0] = 1'b0; sram_wen_mem[1] = 1'b0; sram_wen_mem[2] = sram_wen; sram_wen_mem[3] = sram_wen; end endcase end else if (ahbsram_size == 3'b000) begin case (ahbsram_addr[1:0]) 2'b00 : begin sram_wen_mem[0] = sram_wen; sram_wen_mem[1] = 1'b0; sram_wen_mem[2] = 1'b0; sram_wen_mem[3] = 1'b0; end 2'b01 : begin sram_wen_mem[0] = 1'b0; sram_wen_mem[1] = sram_wen; sram_wen_mem[2] = 1'b0; sram_wen_mem[3] = 1'b0; end 2'b10 : begin sram_wen_mem[0] = 1'b0; sram_wen_mem[1] = 1'b0; sram_wen_mem[2] = sram_wen; sram_wen_mem[3] = 1'b0; end 2'b11 : begin sram_wen_mem[0] = 1'b0; sram_wen_mem[1] = 1'b0; sram_wen_mem[2] = 1'b0; sram_wen_mem[3] = sram_wen; end endcase end else begin sram_wen_mem = {4{sram_wen}}; end end // SRAM Instantiations sram_model #( .SYNC_RESET (SYNC_RESET), .ADDR_WIDTH (ADD_WIDTH) ) u_sram_model ( .writedata (ahbsram_wdata), .readdata (ram_rdata[31:0]), .wren (sram_wen_mem), .rden (sram_ren), .writeaddr (ahbsram_addr[ADD_WIDTH-1:2]), .readaddr (ahbsram_addr[ADD_WIDTH-1:2]), .clk (HCLK), .resetn (HRESETN) ); always @(posedge HCLK or negedge aresetn) begin if ((aresetn == 1'b0) || (sresetn == 1'b0)) begin sramahb_rdata <= 32'h0; end else if (sram_ren_d == 1'b1) begin sramahb_rdata <= ram_rdata; end else begin sramahb_rdata <= sramahb_rdata; end end always @(posedge HCLK or negedge aresetn) begin if ((aresetn == 1'b0) || (sresetn == 1'b0)) begin sram_ren_d <= 32'h0; end else begin sram_ren_d <= sram_ren; end end // Generate the SRAM done when the SRAM wren/rden is done always @(posedge HCLK or negedge aresetn) begin if ((aresetn == 1'b0) || (sresetn == 1'b0)) begin sram_done <= 1'b0; end else if (sram_wen || sram_ren) begin sram_done <= 1'b1; end else begin sram_done <= 1'b0; end end // Generate the SRAM ack assign sramahb_ack = sramahb_ack_int; endmodule //------------------------------------------------------------------------------ // File : sram_model.v // Editor : GVIM, Tab Size(4) // Description : FPGA Block Ram/Onchip SRAM. // //------------------------------------------------------------------------------ `timescale 1ns / 1ps module sram_model #( parameter SYNC_RESET = 0, parameter ADDR_WIDTH = 16 ) ( //---------------------------------- // IO Declarations //---------------------------------- input [31:0] writedata, output [31:0] readdata, input [3:0] wren, input rden, input [ADDR_WIDTH-1:2] writeaddr, input [ADDR_WIDTH-1:2] readaddr, input clk, input resetn ); //---------------------------------- //--Local Parameter Declarations //---------------------------------- localparam AWT = ((1<<(ADDR_WIDTH-2))-1); //---------------------------------- // Variable Declarations //---------------------------------- reg [7:0] bram0[AWT:0]; reg [7:0] bram1[AWT:0]; reg [7:0] bram2[AWT:0]; reg [7:0] bram3[AWT:0]; reg [ADDR_WIDTH-3:0] addr_q1; reg rden_r = 1'b0; wire [31:0] readdata_i; wire aresetn; wire sresetn; //---------------------------------- // Start of Main Code //---------------------------------- assign aresetn = (SYNC_RESET == 1) ? 1'b1 : resetn; assign sresetn = (SYNC_RESET == 1) ? resetn : 1'b1; always @(posedge clk) begin rden_r <= rden; end // Infer Block RAM always @(posedge clk) begin if (wren[0]) bram0[writeaddr] <= writedata[7:0]; if (wren[1]) bram1[writeaddr] <= writedata[15:8]; if (wren[2]) bram2[writeaddr] <= writedata[23:16]; if (wren[3]) bram3[writeaddr] <= writedata[31:24]; end always @(posedge clk) begin addr_q1 <= readaddr[ADDR_WIDTH-1:2]; end assign readdata_i = {bram3[addr_q1],bram2[addr_q1],bram1[addr_q1],bram0[addr_q1]}; assign readdata = rden_r ? readdata_i : {32{1'b0}}; endmodule下面是测试用例代码： //------------------------------------------------------------------------------ // File : top_tb.v // Editor : VSCode, Tab Size(4) // Description : Testbench of AHB SRAM Controller. // //------------------------------------------------------------------------------ `timescale 1ns / 1ps module top_tb(); //---------------------------------- // Local Parameter Declarations //---------------------------------- localparam AHB_CLK_PERIOD = 5; // Assuming AHB CLK to be 100MHz localparam SIZE_IN_BYTES =2048; //---------------------------------- // Variable Declarations //---------------------------------- reg HCLK = 0; wire HWRITE; wire [1:0] HTRANS; wire [2:0] HSIZE; wire [2:0] HBURST; wire HREADYIN; wire [31:0] HADDR; wire [31:0] HWDATA; wire HREADYOUT; wire [1:0] HRESP; wire [31:0] HRDATA; reg HRESETn; //---------------------------------- // Start of Main Code //---------------------------------- //----------------------------------------------------------------------- // Generate HCLK //----------------------------------------------------------------------- always #AHB_CLK_PERIOD HCLK <= ~HCLK; //----------------------------------------------------------------------- // Generate HRESETn //----------------------------------------------------------------------- initial begin HRESETn = 1'b0; repeat(5) @(posedge HCLK); HRESETn = 1'b1; end ahb_master #( .START_ADDR (32'h0), .DEPTH_IN_BYTES (SIZE_IN_BYTES) ) u_ahb_master ( .HRESETn (HRESETn), .HCLK (HCLK), .HADDR (HADDR), .HTRANS (HTRANS), .HWRITE (HWRITE), .HSIZE (HSIZE), .HBURST (HBURST), .HWDATA (HWDATA), .HRDATA (HRDATA), .HRESP (HRESP), .HREADY (HREADYOUT) ); ahb_sram # ( .AHB_AWIDTH (32), .AHB_DWIDTH (32), .SIZE_IN_BYTES (SIZE_IN_BYTES), .SYNC_RESET (1) ) u_ahb_sram ( .HCLK (HCLK), .HRESETN (HRESETn), .HSEL (1'b1), .HWRITE (HWRITE), .HADDR (HADDR), .HWDATA (HWDATA), .HRDATA (HRDATA), .HSIZE (HSIZE), .HTRANS (HTRANS), .HBURST (HBURST), .HRESP (HRESP), .HREADYIN (1'b1), .HREADYOUT (HREADYOUT) ); `ifdef VCS initial begin $fsdbDumpfile("top_tb.fsdb"); $fsdbDumpvars; end initial begin `ifdef DUMP_VPD $vcdpluson(); `endif end `endif endmodule这个模块主要是产生了时钟和复位信号，例化了待测模块，以及一个AHB Master的功能模型。具体见下面的代码： //------------------------------------------------------------------------------ // File : ahb_master.v // Editor : VSCode, Tab Size(4) // Description : AHB Master Simulation Model. // //------------------------------------------------------------------------------ `timescale 1ns / 1ps `define SINGLE_TEST `define BURST_TEST module ahb_master #( //---------------------------------- // Paramter Declarations //---------------------------------- parameter START_ADDR = 0, parameter DEPTH_IN_BYTES = 32'h100, parameter END_ADDR = START_ADDR+DEPTH_IN_BYTES-1 ) ( //---------------------------------- // IO Declarations //---------------------------------- input wire HRESETn, input wire HCLK, output reg [31:0] HADDR, output reg [1:0] HTRANS, output reg HWRITE, output reg [2:0] HSIZE, output reg [2:0] HBURST, output reg [31:0] HWDATA, input wire [31:0] HRDATA, input wire [1:0] HRESP, input wire HREADY ); //---------------------------------- // Variable Declarations //---------------------------------- reg [31:0] data_burst[0:1023]; //---------------------------------- // Start of Main Code //---------------------------------- initial begin HADDR = 0; HTRANS = 0; HWRITE = 0; HSIZE = 0; HBURST = 0; HWDATA = 0; while(HRESETn === 1'bx) @(posedge HCLK); while(HRESETn === 1'b1) @(posedge HCLK); while(HRESETn === 1'b0) @(posedge HCLK); `ifdef SINGLE_TEST repeat(3) @(posedge HCLK); memory_test(START_ADDR, END_ADDR, 1); memory_test(START_ADDR, END_ADDR, 2); memory_test(START_ADDR, END_ADDR, 4); `endif `ifdef BURST_TEST repeat(5) @(posedge HCLK); memory_test_burst(START_ADDR, END_ADDR, 1); memory_test_burst(START_ADDR, END_ADDR, 2); memory_test_burst(START_ADDR, END_ADDR, 4); memory_test_burst(START_ADDR, END_ADDR, 6); memory_test_burst(START_ADDR, END_ADDR, 8); memory_test_burst(START_ADDR, END_ADDR, 10); memory_test_burst(START_ADDR, END_ADDR, 16); memory_test_burst(START_ADDR, END_ADDR, 32); memory_test_burst(START_ADDR, END_ADDR, 64); memory_test_burst(START_ADDR, END_ADDR, 128); memory_test_burst(START_ADDR, END_ADDR, 255); repeat(5) @(posedge HCLK); `endif $finish(2); end //----------------------------------------------------------------------- // Single transfer test //----------------------------------------------------------------------- task memory_test; input [31:0] start; // start address input [31:0] finish; // end address input [2:0] size; // data size: 1, 2, 4 integer i; integer error; reg [31:0] data; reg [31:0] gen; reg [31:0] got; reg [31:0] reposit[START_ADDR:END_ADDR]; begin $display("%m: read-after-write test with %d-byte access", size); error = 0; gen = $random(7); for (i = start; i < (finish-size+1); i = i + size) begin gen = $random & ~32'b0; data = align(i, gen, size); ahb_write(i, size, data); ahb_read(i, size, got); got = align(i, got, size); if (got !== data) begin $display("[%10d] %m A:%x D:%x, but %x expected", $time, i, got, data); error = error + 1; end end if (error == 0) $display("[%10d] %m OK: from %x to %x", $time, start, finish); $display("%m read-all-after-write-all with %d-byte access", size); error = 0; gen = $random(1); for (i = start; i < (finish-size+1); i = i + size) begin gen = {$random} & ~32'b0; data = align(i, gen, size); reposit[i] = data; ahb_write(i, size, data); end for (i = start; i < (finish-size+1); i = i + size) begin data = reposit[i]; ahb_read(i, size, got); got = align(i, got, size); if (got !== data) begin $display("[%10d] %m A:%x D:%x, but %x expected", $time, i, got, data); error = error + 1; end end if (error == 0) $display("[%10d] %m OK: from %x to %x", $time, start, finish); end endtask //----------------------------------------------------------------------- // Burst transfer test //----------------------------------------------------------------------- task memory_test_burst; input [31:0] start; // start address input [31:0] finish; // end address input [7:0] leng; // burst length integer i; integer j; integer k; integer r; integer error; reg [31:0] data; reg [31:0] gen; reg [31:0] got; reg [31:0] reposit[0:1023]; integer seed; begin $display("%m: read-all-after-write-all burst test with %d-beat access", leng); error = 0; seed = 111; gen = $random(seed); k = 0; if (finish > (start+leng*4)) begin for (i = start; i < (finish-(leng*4)+1); i = i + leng*4) begin for (j = 0; j < leng; j = j + 1) begin data_burst[j] = $random; reposit[j+k*leng] = data_burst[j]; end @(posedge HCLK); ahb_write_burst(i, leng); k = k + 1; end gen = $random(seed); k = 0; for (i = start; i < (finish-(leng*4)+1); i = i + leng*4) begin @(posedge HCLK); ahb_read_burst(i, leng); for (j = 0; j < leng; j = j + 1) begin if (data_burst[j] != reposit[j+k*leng]) begin error = error+1; $display("%m A=%hh D=%hh, but %hh expected",i+j*leng, data_burst[j], reposit[j+k*leng]); end end k = k + 1; r = $random & 8'h0F; repeat(r) @(posedge HCLK); end if (error == 0) $display("%m %d-length burst read-after-write OK: from %hh to %hh",leng, start, finish); end else begin $display("%m %d-length burst read-after-write from %hh to %hh ???",leng, start, finish); end end endtask //----------------------------------------------------------------------- // As AMBA AHB bus uses non-justified data bus scheme, data should be // aligned according to the address. //----------------------------------------------------------------------- function [31:0] align; input [ 1:0] addr; input [31:0] data; input [ 2:0] size; // num of bytes begin `ifdef BIG_ENDIAN case (size) 1 : case (addr[1:0]) 0 : align = data & 32'hFF00_0000; 1 : align = data & 32'h00FF_0000; 2 : align = data & 32'h0000_FF00; 3 : align = data & 32'h0000_00FF; endcase 2 : case (addr[1]) 0 : align = data & 32'hFFFF_0000; 1 : align = data & 32'h0000_FFFF; endcase 4 : align = data&32'hFFFF_FFFF; default : $display($time,,"%m ERROR %d-byte not supported for size", size); endcase `else case (size) 1 : case (addr[1:0]) 0 : align = data & 32'h0000_00FF; 1 : align = data & 32'h0000_FF00; 2 : align = data & 32'h00FF_0000; 3 : align = data & 32'hFF00_0000; endcase 2 : case (addr[1]) 0 : align = data & 32'h0000_FFFF; 1 : align = data & 32'hFFFF_0000; endcase 4 : align = data&32'hFFFF_FFFF; default : $display($time,,"%m ERROR %d-byte not supported for size", size); endcase `endif end endfunction `include "ahb_transaction_tasks.v" endmodule这个模块主要是实现了两个testcase,一个是测试single传输，另一个测试burst传输。AHB读写传输任务被封装在ahb_transaction_tasks.v文件中： //------------------------------------------------------------------------------ // File : ahb_transaction_tasks.v // Editor : VSCode, Tab Size(4) // Description : AHB Transaction Tasks. // //------------------------------------------------------------------------------ `ifndef __AHB_TRANSACTION_TASKS_V__ `define __AHB_TRANSACTION_TASKS_V__ //----------------------------------------------------------------------- // AHB Read Task //----------------------------------------------------------------------- task ahb_read; input [31:0] address; input [2:0] size; output [31:0] data; begin @(posedge HCLK); HADDR <= #1 address; HTRANS <= #1 2'b10; // NONSEQ; HBURST <= #1 3'b000; // SINGLE; HWRITE <= #1 1'b0; // READ; case (size) 1 : HSIZE <= #1 3'b000; // BYTE; 2 : HSIZE <= #1 3'b001; // HWORD; 4 : HSIZE <= #1 3'b010; // WORD; default : $display($time,, "ERROR: unsupported transfer size: %d-byte", size); endcase @(posedge HCLK); while (HREADY !== 1'b1) @(posedge HCLK); HTRANS <= #1 2'b0; // IDLE @(posedge HCLK); while (HREADY === 0) @(posedge HCLK); data = HRDATA; // must be blocking if (HRESP != 2'b00) $display($time,, "ERROR: non OK response for read"); @(posedge HCLK); end endtask //----------------------------------------------------------------------- // AHB Write Task //----------------------------------------------------------------------- task ahb_write; input [31:0] address; input [2:0] size; input [31:0] data; begin @(posedge HCLK); HADDR <= #1 address; HTRANS <= #1 2'b10; // NONSEQ HBURST <= #1 3'b000; // SINGLE HWRITE <= #1 1'b1; // WRITE case (size) 1 : HSIZE <= #1 3'b000; // BYTE 2 : HSIZE <= #1 3'b001; // HWORD 4 : HSIZE <= #1 3'b010; // WORD default : $display($time,, "ERROR: unsupported transfer size: %d-byte", size); endcase @(posedge HCLK); while (HREADY !== 1) @(posedge HCLK); HWDATA <= #1 data; HTRANS <= #1 2'b0; // IDLE @(posedge HCLK); while (HREADY === 0) @(posedge HCLK); if (HRESP != 2'b00) $display($time,, "ERROR: non OK response write"); @(posedge HCLK); end endtask //----------------------------------------------------------------------- // AHB Read Burst Task //----------------------------------------------------------------------- task ahb_read_burst; input [31:0] addr; input [31:0] leng; integer i; integer ln; integer k; begin k = 0; @(posedge HCLK); HADDR <= #1 addr; addr = addr + 4; HTRANS <= #1 2'b10; // NONSEQ if (leng >= 16) begin HBURST <= #1 3'b111; // INCR16 ln = 16; end else if (leng >= 8) begin HBURST <= #1 3'b101; // INCR8 ln = 8; end else if (leng >= 4) begin HBURST <= #1 3'b011; // INCR4 ln = 4; end else begin HBURST <= #1 3'b001; // INCR ln = leng; end HWRITE <= #1 1'b0; // READ HSIZE <= #1 3'b010; // WORD @(posedge HCLK); while (HREADY == 1'b0) @(posedge HCLK); while (leng > 0) begin for (i = 0; i < ln-1; i = i + 1) begin HADDR <= #1 addr; addr = addr + 4; HTRANS <= #1 2'b11; // SEQ; @(posedge HCLK); while (HREADY == 1'b0) @(posedge HCLK); data_burst[k%1024] <= HRDATA; k = k + 1; end leng = leng - ln; if (leng == 0) begin HADDR <= #1 0; HTRANS <= #1 0; HBURST <= #1 0; HWRITE <= #1 0; HSIZE <= #1 0; end else begin HADDR <= #1 addr; addr = addr + 4; HTRANS <= #1 2'b10; // NONSEQ if (leng >= 16) begin HBURST <= #1 3'b111; // INCR16 ln = 16; end else if (leng >= 8) begin HBURST <= #1 3'b101; // INCR8 ln = 8; end else if (leng >= 4) begin HBURST <= #1 3'b011; // INCR4 ln = 4; end else begin HBURST <= #1 3'b001; // INCR1 ln = leng; end @(posedge HCLK); while (HREADY == 0) @(posedge HCLK); data_burst[k%1024] = HRDATA; // must be blocking k = k + 1; end end @(posedge HCLK); while (HREADY == 0) @(posedge HCLK); data_burst[k%1024] = HRDATA; // must be blocking end endtask //----------------------------------------------------------------------- // AHB Write Burst Task // It takes suitable burst first and then incremental. //----------------------------------------------------------------------- task ahb_write_burst; input [31:0] addr; input [31:0] leng; integer i; integer j; integer ln; begin j = 0; ln = 0; @(posedge HCLK); while (leng > 0) begin HADDR <= #1 addr; addr = addr + 4; HTRANS <= #1 2'b10; // NONSEQ if (leng >= 16) begin HBURST <= #1 3'b111; // INCR16 ln = 16; end else if (leng >= 8) begin HBURST <= #1 3'b101; // INCR8 ln = 8; end else if (leng >= 4) begin HBURST <= #1 3'b011; // INCR4 ln = 4; end else begin HBURST <= #1 3'b001; // INCR ln = leng; end HWRITE <= #1 1'b1; // WRITE HSIZE <= #1 3'b010; // WORD for (i = 0; i < ln-1; i = i + 1) begin @(posedge HCLK); while (HREADY == 1'b0) @(posedge HCLK); HWDATA <= #1 data_burst[(j+i)%1024]; HADDR <= #1 addr; addr = addr + 4; HTRANS <= #1 2'b11; // SEQ; while (HREADY == 1'b0) @(posedge HCLK); end @(posedge HCLK); while (HREADY == 0) @(posedge HCLK); HWDATA <= #1 data_burst[(j+i)%1024]; if (ln == leng) begin HADDR <= #1 0; HTRANS <= #1 0; HBURST <= #1 0; HWRITE <= #1 0; HSIZE <= #1 0; end leng = leng - ln; j = j + ln; end @(posedge HCLK); while (HREADY == 0) @(posedge HCLK); if (HRESP != 2'b00) begin // OKAY $display($time,, "ERROR: non OK response write"); end `ifdef DEBUG $display($time,, "INFO: write(%x, %d, %x)", addr, size, data); `endif HWDATA <= #1 0; @(posedge HCLK); end endtask `endif使用VCS仿真，打印信息如下：图片图片整体仿真波形如下：图片不喜欢用DVE的话，也可以选择用Verdi查看波形，这种比较简单的调试，DVE也足够用了。下面贴一张突发传输的细节图：图片图片

IP&SOC设计 # SOC设计

刘航宇 3年前
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HFSS软件笔记目录一、HFSS中的边界条件（Boundaries）二、HFSS中的激励方式（Excitation）三、求解类型和求解设置四、HFSS中的变量和Optimetrics模块的使用五、HFSS的数据后处理六、天线问题的数据后处理 # HFSS软件学习笔记一、HFSS中的边界条件（Boundaries）边界条件定义了求解区域的边界以及不同物体交界处的电磁场特性，是求解麦克斯韦方程的基础。只有在假定场矢量是单值、有界、并且沿空间连续分布的前提下，微分形式的麦克斯韦方程组才是有效的；而在求解区域的边界、不同介质的交界处和场源处，场矢量是不连续的，那么场的导数也就失去了意义。边界条件就是定义跨越不连续边界处的电磁场的特性，因此，正确地理解、定义并设置边界条件，是正确使用HFSS仿真分析电磁场场特性的前提。边界条件的类型：理想导体边界（Perfect E）电场矢量垂直于物体表面，有两种边界被自动设为理想导体边界条件： 1、任何与背景相关联的物体表面将被自动定义为理想导体边界，并命名为outer边界 2、材料设为PEC（理想电导体）的物体表面被自动定义为理想导体边界，并命名为smental 理想磁边界/自然边界（Perfect H）电场矢量与物体表面相切，磁场矢量与物体表面垂直。自然边界（Natural）：当理想导体边界和理想磁边界出现交叠时，理想磁边界也称为自然边界注意：在理想导体边界上叠加理想磁边界将去掉理想导体边界的特性，相当于在理想导体表面开个口，允许电场穿过。有限导体边界（Finite Conductivity）有耗导体/非理性导体边界条件，电场垂直于物体表面，在电磁波的传播方向上电场会愈来愈小用户需要设置的参数：导电率和导磁率注意：当物体的材料设置为非理想导体（如铜、铝等金属材料）时，其表面自动定义为有限导体边界条件。辐射边界（Radiation）用于模拟开放的自由空间，模拟波辐射到空间的无限远处的情况，常用于天线问题的分析。当结构中包含辐射边界条件时，HFSS会自动计算结构的远区场。（使用Perfect H边界条件模拟开放空间时，不会计算远区场）辐射边界条件是自由空间的近似，这种近似的准确程度取决于波的传播方向与辐射边界之间的角度，以及辐射源与边界之间的距离。辐射边界在各个方向上距离辐射体一般不小于1/4个波长。对称边界（Symmetry）模拟理想电壁或理想磁壁对称面，应用对称边界可以构造结构时仅构造一部分，减小结构的尺寸和设计的复杂性，缩短计算时间。定义对称平面时，需要遵循以下原则： 1、对称平面必须暴露在背景中 2、对称面必须定义在平面表面上，不能定义在曲面上 3、在一个问题上最多只能定义三个正交对称面决定对称面的类型： 1、如果电场垂直于对称面且对称，使用理想电壁对称面 2、如果磁场垂直于对称面且对称，使用理想磁壁对称面此外使用对称边界条件需要设置阻抗乘法器： 1、理想电壁对称面将结构分为两部分时，只有一半的电压值和一半的能量被计算，由Zpu=U*U/P计算出的阻抗也只有真实值的一半，所以需要定义2倍的阻抗乘法器。 2、理想磁壁对称面将结构分为两部分时，只有一半的能量被计算，而电压保持不变，由Zpu=U*U/P计算出的阻抗是真实值的2倍，所以需要定义0.5倍的阻抗乘法器。图片图片在这里插入图片描述阻抗边界（Impedance）用于模拟已知阻抗的边界表面，如薄膜电阻表面；表面的阻抗Zs=Rs+jXs。阻抗的计算： number of "Square"=Length(in direction of current flow)/Width Impedance per Square=Desired Lumped Impedance/number of square 集总RLC边界（Lumped RLC）类似于阻抗边界条件，利用用户提供的R、L、C值计算出对应的阻抗值与阻抗边界不同的是，集总RLC边界不需要提供以Ohms/Square为单位的电阻和电抗，而是要给出R、L和C的真实值；之后HFSS就能确定任意频率下集总RLC边界以Ohms/Square为单位的阻抗。分层阻抗边界条件（Layered Impedance）分层阻抗边界条件是用多层结构将物体表面模拟为一个阻抗表面，其效果与阻抗边界条件相同；与阻抗边界条件不同的是，对于分层阻抗边界条件，HFSS是根据输入的分层结构数据和表面粗糙度来计算表面电阻和表面电抗的。分层边界条件不支持快速扫频。无限地平面（Infinite Ground Plane）在设置理想导体边界、有限导体边界或阻抗边界时有"Infinite Ground Plane"复选框。将有限大的边界表面模拟成无限大地平面的作用，设置无限大平面边界后，在后处理中会影响近区、远区辐射场的计算。定义无限大平面时，需要满足以下条件： 1、必须暴露在背景上 2、必须定义在平面上、 3、无限大平面和对称面的总数不超过3个 4、所有无限大地平面和对称面必须相互垂直主从边界（Master and slave）简称为关联边界条件LBC，主要用于模拟平面周期性结构表面，例如阵列天线。包括主边界条件（Master）和从边界条件（Slave），总是成对出现，且主边界表面和从边界表面的形状、大小和方向完全相同，主边界表面和从边界表面上的电场存在一定的相位差，该相位差就是周期性结构相邻单元之间存在的相位差。定义主从边界表面时，用户需要正确设置U、V坐标系，保证主从边界表面大小和方向完全一致。理想匹配层（PML）理想匹配层，是能够完全吸收入射电磁波的假想各项异性材料边界。理想匹配层有两种典型的应用：一是用于外场问题中的自由空间截断，二是用于导波问题中的吸收负载。对于导波的吸收负载，理想匹配层模拟导波结构均匀地延申到无穷远处。对于自由空间截断地情况，理想匹配层地作用类似于辐射边界条件，PML表面能够完全吸收入射过来地电磁波。和辐射边界条件相比，理想匹配层因为能够完全吸收入射的电磁波，零反射，因此计算结果更精确；同时理想匹配层表面可以距离辐射体更近（差不过十分之一个波长即可），不需要像辐射边界表面一般需要距离辐射体大约四分之一个波长。二、HFSS中的激励方式（Excitation） HFSS中，激励是一种定义在三维物体表面或者二维物体上的激励源，这种激励源可以是电磁波激励、电压源或者电流源，激励端口是一种允许能量进入或流出几何结构的特殊边界条件类型。激励类型：波端口（Wave Port）默认情况下，所有三维物体和背景之间的接触面都是理想导体边界，没有能量可以进出；波端口设置在背景上，用作模型的激励源并提供一个能量进入/流出的窗口。波端口一般设置在背景平面上，不允许端口平面弯曲。波端口模式（modes）：对于给定横截面的波导或传输线，特定频率下有一系列的解满足相应的边界条件和麦克斯韦方程组，每个解都称之为一种模式，或者说一种波形。通常，模式是根据电场和磁场沿导波系统传输方向上有无分量这一情况来命名的，假设导波系统沿z轴放置，上述分量是指z向的电场分量Ez和磁场分量Hz。对于Ez=0、Hz=0一类的模，称之为横电磁模，即TEM模；对于Ez=0、Hz不为0一类模，称之为横电模，即TE模；对于Ez不为0、Hz=0一类的模，称之为横磁模，即TM模。端口校准：波端口必须被校准以确保一致的结果；校准的目的有两个，确定场的方向、设置电压的积分路径。端口平移（Deembed）：是指平移端口的位置，查看其对计算结果的影响；选中使用端口平移功能，只影响数据后处理，HFSS不会重新进行仿真计算。HFSS端口平移中正数表示参考平面向模型内部移动，负数则是向外延申。终端线（Terminal）：对于终端驱动的求解类型，终端的S参数反映的是波端口节点电压和电流的线性叠加，通过波端口处的节点电流和电压可以计算出端口的阻抗和S参数矩阵。集总端口（Lumped Por）集总端口激励和波端口激励是HFSS中最常用的两种激励方式。集总端口激励类似于传统的波端口，与波端口不同的是集总端口可以设置在物体模型内部，且用户需要设定端口阻抗；集总端口直接在端口处计算S参数，设定的端口阻抗即为集总端口上S参数的参考阻抗；另外集总端口不计算端口处的传播常数，因此集总端口无法进行端口平移操作。集总端口激励的尺寸大小要比波端口小 Floquet端口（Floquet Port）与波端口的求解方式类似，Floquet端口求解的反射和传输系数能够以S参数的形式显示。使用Floquet端口激励并结合周期性边界，能够像传统波导端口激励一样轻松的分析周期型结构的电磁特性，从而避免了场求解器复杂的后处理过程。入射波（Incident Wave）是用户设置的朝某一特定方向传播的电磁波，其等相位面与传播方向垂直；入射波照射到器件表面和器件表面的夹角称为入射角。入射波激励常用于雷达反射截面（RCS）问题的计算。需要设置的参数有：波的传播方向（Poynting Vector）、电场的强度和方向。电压源激励（Voltage）电压源激励定义在两层导体之间的平面上，用理想电压源来表示该平面上的电场激励。电压源激励时需要设置的参数有：电压的幅度、相位和电场的方向。注意：电压源激励所在的平面必须远小于工作波长，且平面上的电场是恒定电场；电压源激励是理想的源，没有内阻，因此后处理时不会输出S参数。电流源激励（Current）电流源激励定义于导体表面或者导体表面的缝隙上，用理想电流源来表示该平面上激励。电流源激励需要设定的参数有：导体表面缝隙的电流幅度、相位和方向。注意：电流源激励所在的平面/缝隙必须小于工作波长，且平面/缝隙上的电流是恒定的；电流源激励是理想的源，没有内阻，因此后处理时不会输出S参数。磁偏置激励（Magnetic Bias）创建一个铁氧体材料时，必须通过设置磁偏置激励来定义网格的内部偏置场；该偏置场使得铁氧体中的磁性偶极子规则排列，产生一个非零的磁矩。如果应用的偏置场时均匀的，张量坐标系可以通过旋转全局坐标系来设置如果应用的偏置场时非均匀的，不允许旋转全局坐标来设置张量坐标系三、求解类型和求解设置 1、HFSS中有三种求解类型：模式驱动求解（Driven Model）、终端驱动求解（Driven Terminal）和本征模求解（Eigenmode）模式驱动求解类型：以模式为基础计算S参数，根据导波内各模式场的入射功率和反射功率来计算S参数矩阵的解。终端驱动求解类型：以终端为基础计算导体传输线端口的S参数；此时，根据传输线终端的电压和电流来计算S参数矩阵的解。本征模式求解类型：本征模式求解器主要用于谐振问题的设计与分析，可以用于计算谐振结构的谐振频率和谐振频率处对应的场，也可以用于计算谐振腔体的无载Q值。应用本征模式求解时注意：不需要设置激励方式不能定义辐射边界条件不能进行扫频分析不能包含铁氧体材料只有场解结果，没有S参数求解结果2、自适应网格剖分：在分析对象内部搜索误差最大的区域并进行网格的细化，每次网格细化过程中网格增加百分比由用户事先设置，完成一次细化过程后，重新计算并搜索误差最大的区域，然后判断误差是否满足设置的收敛条件。如果满足收敛条件，则完成网格剖分；如果不满足收敛条件，继续下一次网格细化过程，直到满足收敛条件或者达到设置的最大迭代次数为止。 3、求解频率（网格自适应剖分频率）的选择 HFSS计算时自适应网格剖分是在用户设定的单一频点上进行的，网格剖分完成后，同一个求解设置项下其他频点的求解都是基于前面设定频点上所完成的网格划分。自适应频率设置越高，网格剖分就越细，网格个数就越多，计算结果也相应地更加准确，但同时计算过程中所占用地计算机内存也就越高，计算所花费地时间也越长。下面给出几个常用问题类别的自适应频率的选择：点频或窄带问题：对于点频或者窄带问题，自适应网格剖分直接选择工作频率。宽带问题：对于宽带问题，应该选择最高频率作为自适应网格剖分频率。滤波器问题：对于滤波器问题，由于阻带内电场只存在于断口处，所以自适应频率选择在通带内的高频段。快速扫频问题：对于快速扫频问题，典型的做法就是选择中心频率作为自适应频率。高速数字信号：对于高速数字信号完整性分析问题，需要借助转折频率（Knee Frequency）来决定自适应网格剖分频率 4、扫频分析离散扫频（Discrete）：是在频带内的指定频点处计算S参数和场解。例如，指定频带范围为1~2GHz、步长为0.25GHz，则会计算在1GHz、1.25GHz、1.5GHz、1.75GHz、2GHz频点处的S参数和场解。默认情况下，使用离散扫频只保存最后计算频率点的场解。如果希望保存指定的所有频率点的场解，需要选中设置对话框中Save Fields复选框。快速扫频（Fast）：采用ALPS算法，在很宽的频带范围内搜寻处传输函数的全部零、极点。快速扫频适用于谐振问题和高Q值问题的分析，可以得到场在谐振点附近行为的精确描述。使用快速扫频，一般选择频带中心频率作为自适应网格剖分频率进行网格剖分，计算出该频点的S参数和场分布，然后使用基于ALPS算法的求解器从中心频率处的S参数解和场解来外推整个频带范围的S参数和场解。使用快速扫频，计算时只会求解中心频点处的场解，但在数据后处理时整个扫频范围内的任意频点的场都可以显示。插值扫频（Interpolating）：插值扫频使用二分法来计算整个频段内的S参数和场解。使用插值扫频，HFSS自适应选择场解的频率点，并计算相邻两个频点之间的解的误差，找出最大误差，当两点之间的最大误差达到指定的误差收敛标准或者达到了设定的最大频点数目后，扫描完成；其他频率点上的S参数和场解由内插给出。四、HFSS中的变量和Optimetrics模块的使用 HFSS不仅能够提供常规的电磁分析，还能够提供优化分析、参数扫描分析、灵敏度分析和统计分析等功能。这些功能都集中在HFSS中的Optimetrics模块中。要使用Optimetrics模块的这些分析和设计功能。首先需要定义和添加相关变量。 1、HFSS中变量的定义和使用（1）HFSS中有两种类型的变量：工程变量（Project Variables）和设计变量/本地变量（Local Variables）工程变量和设计变量的区别：工程变量前面有一个"$"前缀，以和本地变量区分工程变量作用区间是整个Project，本地变量作用区间是所在的Design 物体模型尺寸、物体的材料属性（工程变量）等都可以使用变量来表示。（2）变量的定义变量名：可以由数字、字母或下划线组成。每个变量在定义时都必须赋一个初始值，变量值可以是数值、数学表达式或者数学函数，也可以是数组、矩阵或者行列式。添加/删除变量：工程变量和设计变量操作不同添加和删除工程变量：Project > Project Variables 或者 [Project Tree] Project > Project Variables 打开 Project Properties 对话框添加和删除设计变量：HFSS > Design Properties 或者 [Project Tree] Design > Design Properties 打开 Design Properties 对话框在设计过程中，也可以直接输入未定义的变量代替设计参数，输入未定义的变量后，HFSS会自动弹出添加变量的对话框 2、Optimetrics模块的功能介绍 Optimetrics是集成在HFSS中的优化设计模块，该模块通过自动分析设计参数的变化对求解结果的影响，HFSS中Optimetrics模块能够提供如下分析设计功能：参数扫描分析（Parametric）参数扫描分析功能可以用来分析物体的性能随着指定变量的变化而变化的关系，在优化设计之前一般使用参数扫描分析功能来确定被优化变量的合理变化区间参数扫描分析步骤：首先需要定义变量并添加求解设置项 HFSS > Optimetrices > Add Parametric...弹出 Setup Sweep Analysis 对话框，添加扫描变量或选中Project Manager 中的 Optimetrics，单击右键 Add > Parametric，弹出 Setup Sweep Analysis 对话框，添加扫描变量设置好扫面变量后，点击”Analyze“就可以进行参数扫描分析查看分析结果优化设计（Optimization）优化设计是HFSS软件结合Optimetrics模块根据特定的优化算法在所有可能的设计变化中寻找出一个满足设计要求的值的过程优化设计的过程：首先需要明确设计要求或设计目标然后用户根据设计要求创建初始结构模型（Nominal Design）、定义设计变量并构造目标函数最后指定优化算法进行优化。图片图片在这里插入图片描述调谐分析（Tuning）调谐分析功能是改变变量值的同时实时显示对求解结果的影响程度 HFSS中的调谐分析功能是用户在手动改变变量值得同时能实时显示求解结果图片图片在这里插入图片描述灵敏度分析（Sensitivity）灵敏度定义为电磁特性/求解结果的变化与电路参数的变化的比值，使用HFSS进行电磁分析时S参数是很常用的一个分析结果。灵敏度分析功能是用来分析设计参数的微小变化对求解结果的影响程度统计分析（Statistical）统计分析功能是利用统计学的观点来研究设计参数容差对求解结果的影响，常用的方法是蒙特卡洛法图片图片在这里插入图片描述五、HFSS的数据后处理使用HFSS进行电磁问题的求解分析过程中以及完成求解分析之后，利用数据后处理功能能够直观地给出问题地各种求解信息和求解结果。 1、求解信息数据（Solution Data） HFSS > Results > Solution Data 命令，或者右键单机工程树Results节点，从弹出菜单中选择Solution Data命令，可以打开求解信息对话框，显示各种求解信息。 2、Results数值结果（1）显示方式 HFSS后处理模块能够以多种方式来显示分析数值结果，这些数值结果地显示方式包括：（右击Results > Create Model Solution Data Report） Rectangular Plot：直角坐标图形显示 Rectangular Stacked Plot Polar Plot：极坐标图像显示 Data Table：数据列表显示 Smith Chart：史密斯圆图显示 3D Rectangular Plot：三维直角坐标 3D Polar Plot：三维球坐标图形显示 Radiation Pattern：辐射方向图（2）参数类型模式驱动求解： Output Variables：用户自定义的输出变量 S Parameter：散射参数 Y Parameter：导纳参数 Z Parameter：阻抗参数 VSWR：电压驻波比 Gamma：传播常数 Port Zo：端口特征阻抗 Active S Parameter Active Y Parameter Active Z Parameter Active VSWR 终端驱动求解： Output Variables：用户自定义的输出变量 S Parameter：散射参数 Y Parameter：导纳参数 Z Parameter：阻抗参数 VSWR：电压驻波比 Power：功率 Voltage Transform matrix：电压传输矩阵 Terminal Port Zo：端口特征阻抗 Active S Parameter Active Y Parameter Active Z Parameter Active VSWR （3）输出变量右键单击工程树下的Result节点，从弹出菜单中选择Output Variables命令，便可打开输出变量的定义对话框 3、Field Overlays场分布图在HFSS求解完成之后可以通过右击 Field Overlays 来查看电场、磁场、电流密度、坡印廷矢量等场分布图。（1）电场E Mag_E：电场幅度瞬时值 ComplexMag_E：电场幅度有效值 Vector_E：电场矢量（2）磁场H Mag_H：磁场幅度瞬时值 ComplexMag_H：磁场幅度有效值 Vector_H：磁场矢量（3）电流密度J Mag_Jvol：体电流密度瞬时值 ComplexMag_Jvol：体电流密度有效值 Vector_Jvol：体电流密度矢量 Mag_Jsurf：面电流密度瞬时值 ComplexMag_Jsurf：面电流密度有效值 Vector_Jsurf：面电流密度矢量（4）其他 Vector_RealPoynting：坡印廷矢量 Local\_SAR和Average\_SAR：局部SAR值和平均SAR值六、天线问题的数据后处理 1、天线方向图创建天线的方向图：Results > Create Model Solution Data Report > 3D Polar Plot 天线的辐射场在固定距离上随球坐标系的角坐标 θ 、φ 分布的图形被称为辐射方向图，简称方向图。方向图通常在远区场确定。用辐射场强表示的方向图称为场强方向图，用辐射功率密度表示的方向图称为功率方向图。 2、天线性能参数右击Radiation，创建好查看天线性能参数：右击天线辐射方向图 > Compute Antenna Parameters Incident Power：输入功率 HFSS中输入功率是指定义的端口激励功率 Acceptable Power：净输入功率净输入功率是指世纪流入天线端口的输入功率，如果分别使用 Pacc 和 Pinc 表示净输入功率和输入功率，对于只有一个传输模式的单端口天线，有：图片 Radiated Power：辐射功率辐射功率是指经由天线辐射到自由空间里的电磁能量，天线的辐射功率可以用坡印廷矢量的曲面积分来计算：图片 Radiation Efficiency：辐射效率辐射效率是辐射功率和净输入功率的比值图片 Max U：最大辐射强度辐射强度U是指每单位立体角内天线辐射出的功率，Max U是辐射强度的最大值图片 η 自由空间中的波阻抗为 377Ω，r 为远区场点与天线之间的距离 Peak Directivity：方向性系数天线的方向性系数是指在相同的辐射功率和相同的距离的情况下，天线在最大辐射方向上的辐射功率密度与无方向性天线在该方向上的辐射功率密度的比值图片 Peak Gain：天线增益天线增益是指在相同的净输入功率和相同距离的情况下，天线在最大辐射方向上的辐射功率密度与无方向性天线在该方向上的辐射功率密度的比值图片 Peak Realized Gain：最大实际增益天线的最大实际增益是指在相同的输入功率和相同距离的情况下，天线在最大辐射方向上的辐射功率密度与无方向性天线在该方向上的辐射功率密度的比值 Front to back Ration：前后向比又称为轴比（Axis Ratio），指方向图中前后瓣的最大比值，代表天线的极化程度 3、天线阵的处理由相同的天线单元构成的天线阵的方向图等于单个天线单元的方向图与阵因子的乘积。其中，阵因子取决于天线单元之间的振幅、相位差和相对位置，与天线的类型、尺寸无关。在HFSS中，可以定义天线阵元排列结构和激励方式，然后通过仿真分析分析单个天线单元的方向图等天线参数和阵因子来仿真分析整个天线阵列的方向图等天线参数。HFSS支持两种天线阵列类型：规则排列的均匀天线阵列（Regular Uniform Array）和用户自定义排列（Custom Array）。其中用户自定义阵列：允许用户使用文本文件自定义阵因子信息，然后导入到HFSS软件中，HFSS计算得到阵因子。用户自定义阵列允许更大的灵活性，可以构造天线阵元在空间任意分布的天线阵列。

通信&信息处理 # 天线设计

刘航宇 3年前
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2023-03-04
AMBA--AHB总线协议介绍（二） 1、突发提前终止在特定情况下，一个突发传输会被提前终止，此时，要求从机能根据突发信息采取正确的动作。从机能够通过监控HTRANS信号一个突发传输是否被提前终止。在突发传输开始后，从机每次传输都会监测HTRANS信号是否为SEQ或BUSY，当HTRANS信号上出现NONSEQ或者IDLE时，则表明前一次突发传输已经终止。当一个主机因为仲裁失败导致突发传输未能完成，则在该主机下一次获得总线所有权时，必须能够保证重建该突发完成剩余传输。例如，当主机只完成一个4拍突发传输的一拍，那么它必须使用一个未定长度的突发来完成剩下的三拍传输。下图表示了一个四拍的回环突发操作，从机在第一次传输插入了一个等待状态，该突发传输大小为4Byte,为4拍传输，所以地址将在16字节边界回环，因此传输到0x3C后，下一次的传输地址将返回到0x30：图片下图表示了一个4拍增量突发，在第一次传输时从机也插入了一个等待状态，地址是连续的，跨过了16字节地址地址边界：图片下图表示了一个8拍的回环突发传输，传输大小为4Byte，所以地址将在32字节边界回环，回环之后的地址为0x20：图片下图表示8拍增量突发，传输大小为2Byte，所以地址增量为2，同时传输会跨过16字节的地址边界：图片下图表示了未定义长度的突发传输，从图中可以看出，该图包含两个未定义长度的突发传输，第一个位起始地址为0x20，传输大小为2Byte；第二个突发起始地址为0x5C，传输大小为4Byte，地址增量为4：图片 2、控制信号和传输类型可突发类型信号一样，每次传输都会有一组控制信号来提供传输的附加信息。这些控制信号和地址总线具有相同的时序，和地址信号不同的是，这些控制信号在突发传输的过程中，必须保持不变。 2.1 传输方向 HWRITE为高时，表示写传输，并且主机需要数据广播到写数据总线（HWDATA）上；该信号为低时，表示读传输，从机必须产生数据到读数据总线（HRDATA）。 2.1 传输大小 HSIZE[2:0]表示传输大小，见下表：图片注：传输大小和传输类型一起被用于计算回环突发传输的地址边界。 2.3 保护控制 HPROT[3:0]为总线协议保护信号，用于定义存取的型态与特性，表示传输是否是：一次预取址或者数据访问；特权模式访问或者用户模式访问；对于带有存储器管理单元的主机来说这些信号也表示当前访问是带高速缓存（cache）的或是带缓冲（buffer）的； HPROT[3]高速缓存HPROT[2]带缓冲的HPROT[1]特权模式HPROT[0]数据/预取指描述---0预取指---1数据访问--0-用户模式访问--1-特权模式访问-0--无缓冲-1--带缓冲0---无高速缓存1---带高速缓存注意：并非所有的主机都能产生正确的保护控制信号，因此建议从机没有严格必要的情况下，不要使用HPROT信号。 3、地址译码 AHB总线中，会使用一个中央译码器来产生HSELx信号，用于选择从机，选择信号由地址高位信号组合译码产生。建议使用简单的译码方案来保证高速操作。从机只能在HREADY信号为高时，采样地址和控制信号以及HSELx,当HREADY信号为高时，表示传输完成。 AHB有几个特别的规定：（1）每个从机至少都有 1KB 的内存空间。（2）每个主机每次存取的空间不可超过 1KB。（3）如果在 NONSEQ 或 SEQ 型态下存取到不存在的地址时，会有一个预设的从机发出 ERROR 的响应信号。（4）如果在 IDLE 或 BUSY 型态下存取到不存在的地址时，会有 OKAY 的响应信号。（5）预设的从机是中央译码器的一部分。（6）根据系统设计，使用地址的高位来产生从机选择信号。（7）地址的低位送给从机以寻址其的内部存储器或缓存器图片 4、从机传输响应主机发起传输后，由从机决定传输如何进行。一旦传输发起，协议不允许主机取消传输。被访问的从机必须提供一个传输状态的响应。从机使用HREADY信号和HRESP[1:0]信号的组合，来提供传输状态。从机可以提供多种方式来完成传输：（1）立刻完成传输；（2）插入一个或多个等待状态以获得充分时间来完成传输；（3）发出一个错误应答表示传输失败；（4）延时传输的完成，允许主机和从机放弃总线，让其他主机先完成传输，再完成剩下的传输。 4.1 传输完成 HREADY信号用于扩展AHB传输中的数据相位，HREADY为低表示传输被扩展，为高表示传输完成。注意：每个从必须预先设定它放弃总线之前能插入的最大等待周期，用来计算访问总线的延时。推荐但不必须的是, 等待状态最多只可使用 16 个周期,已防止任何访问长时间占用总线。从机需要 HREADY 是双向信号(HREADY 做为总线上的信号，它是主机和从机的输入；同时每个从机自己的 HREADY 信号是输出。所以对于从机会有两个 HREADY 信号，一个来自总线的输入，一个自己给到多路器的输出。 4.2 传输响应 HRESP[1:0]的编码及传输响应信号如下表： HRESP[1:0]ReponseDescription00OKAY从机可以用HREADY (拉高)与OKAY 的信号响应，代表传送已成功完成。HREADY 被拉低，加上OKAY的信号可插入在任何的响应信号(ERROR、 RETRY 或SPLIT) 之间，也就是当从机在未能正确的选择ERROR、RETRY 或SPLIT时，可以插入HREADY (拉低)与OKAY信号，但是等待状态最多只可使用16个周期01ERROR此次数据传送发生错误，该信号必须维持两个时钟周期10RETRY传输未完成，主机应尝试再次发起传输，直到传输完毕，该信号必须维持两个时钟周期11SPLIT此信号必须维持两个周期，从机响应此信号表示此次的传送无法完成，要以分段传送方式来达成。等到从机可以完成时，会知会仲裁器，让重提数据传送要求的主机，完成传送4.3 双周期响应仅有OKAY响应可以在单周期给出，ERROR、RETRY、SPLIT响应至少需要两个周期。为了完成这些响应，从机会在倒数第二个周期驱动HRESP为ERROR或RETRY或SPLIT，同时拉低HREADY以获得一个额外的扩展周期。在最后一个周期，HREADY拉高，表示传输完成，同时保持HRESP。如果从机需要两个以上的周期来完成ERROR、RETRY、SPLIT响应，则从机可能在传输开始时，插入等待状态。在这段周期内，从机拉低HREADY，同时只能给出OKAY响应。需要双周期响应是AHB流水线传输的本质决定的，当从机发起ERROR、RETRY、SPLIT响应时，下一次传输的地址已经被广播到地址总线上了，双周期响应允许主机有足够的时间来取消该地址，并在下一次传输开始之前驱动HTRANS为IDLE。下图表示了一个RETRY应答，从图中可知，传输的起始地址为A，传输大小为4Byte，主机在获得响应之前，已经将地址设置为A+4，从机在地址A不能立即完成传输，因此给出RETRY响应，这个响应指示主机地址A的传输未完成，并且地址A+4的传输被IDLE传输类型取代。图片下图表示了传输中，从机需要一个周期（HRESP为OKAY）来决定给出何种响应的例子，之后从机给出双周期的ERROR响应结束了传输。图片 4.4 错误响应当主机收到一个 ERROR响应时，它可以选择结束当前的批量数据传送,也可以继续传送剩下的批量数据，但通常不这样做。在从机送出 ERROR的信号之前必须先送出OKEY + HREADY (LOW)的信号，而 ERROR 信号至少需要维持两个周期。如上图所示。（1）在第二个周期 S 送出 OKAY+ low HREADY 信号，使从机有充分的时间决定是否需要发出 ERROR 的信号；（2）主机收到ERROR应答后，立刻结束当前的数据传送；注意：从机必须维持ERROR至少两个周期 4.5 分块和重试分块和重试响应给从机提供了在无法立刻给传输提供数据时释放总线的机制。这两种响应都允许在总线上结束传输，因此允许更高优先级的主机获得总线访问权。 SPLIT和RETRY的不同之处在于仲裁器在发生SPLIT和RETRY后分配总线的方式：（1）对RETRY而言，仲裁器将继续使用常规优先级方案，因此只有拥有更高优先级的主机能获得总线访问权；（2）对SPLIT而言，仲裁器将调整优先级方案，以便其他任何主机申请总线即能获取总线，即使这个主机拥有更低的优先级。为了完成SPLIT传输，从机必须通知仲裁器数据何时可用，以便相应主机完成传输。 SPLIT传输机制增加了仲裁器和从机的复杂度，却拥有完全释放总线给其他主机使用的有点；RETRY相应就只允许更高优先级的主机使用总线。主机使用相同的方式处理SPLIT和RETRY相应。主机应继续请求总线，并尝试传输，知道传输完成或收到ERROR相应为止。 5、数据总线为了避免使用三态数据总线，AHB协议将数据总线分开为读数据总线和写数据总线。最小的数据位宽为32位，且位宽可增加。 5.1 写数据总线HWDATA[31:0] 1、写出数据由主机发出； 2、主机必须将数据总线上的数据维持住，直到从机完成数据的接收 (HREADY HIGH)； 3、所有传送所对应的地址都必须对齐，例如： 32 位的传送地址 Addr[1:0] = 00； 4、大端摆放法(big endian)或小端摆放法(little endian)都可使用 4.11小端摆放法(以 32 位为例) （1）低字节在 HWDATA.的低字节地址（2）Byte 0 (address offset = 0) 在 HWDATA[7:0] （3）Byte 1 (address offset = 1) 在 HWDATA[15:8] （4）Byte 2 (address offset = 2) 在 HWDATA[23:16] （5）Byte 3 (address offset = 3) 在 HWDATA[31:24] 4.12大端摆放法（1）低字节在 HWDATA.的高字节地址（2）Byte 0 (address offset = 0) 在 HWDATA[31:24] （3）Byte 1 (address offset = 1) 在 HWDATA[23:16] （4）Byte 2 (address offset = 2) 在 HWDATA[15:8] （5）Byte 3 (address offset = 3) 在 HWDATA[7:0] 5.2 读数据总线HRDATA[31:0] 读数据总线在读数据期间，由被选中的从机驱动，如果从机通过拉低HREADY信号来扩展传输，则从机只需在最后一个周期提供有效数据，由HREADY信号为高表示。端结构与写数据总线相同。从机只需要在OKAY响应周期提供有效数据，SPLIT、RETRY以及ERROR响应不需要提供有效的读数据。 6、总线仲裁机制仲裁机制确保了任何时刻只有一个主机可以访问总线。仲裁器的功能如下：（1）通过观察不同的总线请求信号，通过仲裁算法来决定哪个主机拥有最高优先级；（2）接收从机的完成分段传送的请求仲裁信号描述如下表所示： NameWidthDescriptionHBUSREQx1bit由主机到仲裁器，主机通过此信号对仲裁器提出使用总线的要求。主机可在任何时间要求仲裁器对于固定长度的传送，只要发起一次请求即可，仲裁器会依据HBURST[2:0]来判断传送的长度。对于未定的传送长度，主机必须持续提出请求，直到完成全部的传送为止。当所有主机都不需要使用总线时，必须在HTRANS.上送出IDLE信号，仲裁器就会将总线的使用权交给预设主机(default M)HLOCKx1bit此信号必须与HBUSREQx配合，表示一个不可分段的传送动作，HLOCKx必须再指定地址之前使能一个周期HGRANTx1bit由仲裁器输出到主机，仲裁器通知某个主机表示此主机得到总线的使用权.主机在HGRANT信号为高且HREADY信号也为高的那个HCLK上升沿处获得总线使用权 HMASTER4bit仲裁器以此信号表示当前是哪一个主机在使用总线，此信号也可用来控制地址多任务器HMASTERLOCK1bit仲裁器以此信号表示当前的总线是被锁住的，此信号与地址和控制信号具有相同的时序HSPLIT16bit一个可执行分段传送的从机以此信号让仲裁器知道要让哪一个主机完成其未完成的分段传送6.1 总线访问请求主机可以在任何周期内使用HBUSREQx信号来请求总线。仲裁器会在时钟上升沿根据内部的优先级仲裁算法决定接下来哪一个主机将获得总线访问权。通常仲裁器会在一个突发传输完成后才会授权另一个主机，但是如果需要的话，仲裁器也可以提前终止突发，将总线访问权授予更高优先级的主机。如果一个主机需要锁定总线，那么它必须声明HLOCKx信号，告知仲裁器其他主机不应该被授予总线。当主得到总线授权，并且正在执行一个定长的突发传输，它不需要继续总线请求即可完成这个 burst。仲裁器观察突发的进程，并使用 HBURST[2:0]来决定主机有多少个传送。如果主机希望在当前正在进行的突发之后继续 1 次传输，它应在当前突发期间重新声明请求信号。如果主机在突发传输过程中失去了总线访问权，那么它必须重新声明HBUSREQx信号以获得重新授权。对于未定长度的突发，主机需持续声明HBUSREQx，知道最后一个传输已经开始。因为在未定长度的突发中，仲裁器不知道何时可以改变总线授权。主机没有请求，也可能获得了总线控制权。这是因为当没有主机去请求总线时，总线会授权给一个默认的主机。所以当某个主机不需要总线访问，它需要把传送类型 HTRANS 设置为 IDLE，这点很重要。 6.2 授予总线访问仲裁器通过声明HGRANTx信号来表示当前拥有最高优先级的主机，HREADY信号为高时，主机将被授予总线，同时仲裁器改变HMASTER[3:0]来表示主机序号。下图表示一个零等待的总线授予访问：图片下图表示了有等待状态总线授予访问：图片数据总线的拥有权必须比地址总线的拥有权晚释放出去，这是因为数据周期发生在地址周期之后。（1）在 T5 正沿，从机送出 HREADY 信号，表示 M1成功传送最后一次传输的地址及控制信号（2）地址总线在 T5 正沿开始交换使用者，当 HGRANT_M2 AND HREADY = HIGH，表示地址总线交换成功（3）仲裁器必须知道 M1还有多少笔数据要传送，才可正确的发出 HGRANT_M2 信号（4）当仲裁器收到最后一个传输地址后，仲裁器就会改变 HGRANTx 信号（5）T5 刚开始时， M2 送出地址与控制信号（6）数据总线的交换只有在上一笔数据传送结束后才会开始（7）在 T7 正沿，开始数据总线的交换图片下图表示了仲裁器在一次突发结束后移交总线的例子：（1）仲裁器在倒数第二个地址被采样时（T5），改变HGRANTx信号；（2）新的HGRANTx信息将在最后一个地址被采样时（T7）同时被采样。图片下图表示了HGRANTx和HMASTER信号在系统中是如何被使用的： !注意：由于使用了中央地址译码器，每个主机可以立刻输出它想被执行的地址，而不用等到被授予总线。HGRANTx信号仅被主机用来决定它何时拥有总线，并考虑何时地址被选中的从机采样。HMASTER的延迟信号被用来控制写数据总线数据选择器。 6.3 锁定传输仲裁必须从观察每一个主机的 HLOCKx 信号，来决定什么时候主机希望执行一个锁定顺序传输。之后仲裁器负责确保没有其他主机被授权，直到这个锁定传输完成。在一个连续锁定传输之后，仲裁将总是还会保持当前的主机的授权来传一个附加的传送来保证锁定传输的序列的最后一个传送已经成功完成，并且没有收到 SPLIT or RETRY 的应答之一。所以推荐但并不是强制要求的做法是，主机在任何锁定传输后插入一个 IDLE 传输，在开始其它突传输之前，来提供一个仲裁切换的机会。仲裁器也负责声明HMASTERLOCK信号，该信号与地址和控制信号具有相同的时序。该信号指示从机当前传输时锁定的，因此必须在其他主机被授予总线之前处理完成。 6.4 默认总线主机每个系统都必须包含一个默认总线主机，当其他主机都不能使用总线时，该主机被授予总线。默认主机在获得授予总线时，只能执行IDLE传输。如果所有主机都还在等待 SPLIT传输的完成，也会将总线使用权交给默认主机。 7、分段传输从机可以用 SPLIT 来解决延迟太长的传输。仲裁器必须观察响应信号并且遮掉(mask)已被分段传送的主机，使其等候 HSPLIT 信号的通知后才授予其总线使用权。仲裁器必须在 HMASTER[3:0] 上产生一个标签表示哪一个主机正在执行数据传送。当从机要执行分段传输的动作时，这个从机必须存下主机序号。当从机可以完成被分段的传输时会在 HSPLITx[15:0]信号上，送出要完成传送的主机序号。仲裁器以 HSPLITx[15:0] 来决定哪一个主机可以重新获得 bus 的使用权。仲裁器会在每个周期去观察 HSPLITx 信号。当有多个 HSPLITx 信号时，会被逻辑或在一起传送给仲裁器。 7.1 分段传输顺序 1、主机送出地址与控制信号，开始传送。 2、被寻址到的从机立即提供数据，或者送出SPLIT应答信号(如果需要等些周期来获得数据)。在每次的传输，仲裁器会广播出当前是哪一个主机在使用总线。从机需要记录主机序列号，以便后面重传使用。 3、有 SPLIT 信号响应时，仲裁器会将总线使用权交给别的主机使用，如果所有其它主机都收到SPLIT 信号，则移交给默认主机。 4、当从机要完成分段传送时，从机会在 HSPLITx 上设定对应的主机 ID，来指示哪个主机可以被允许再次访问总线。 5、仲裁器会在每个周期观察 HSPLITx 信号，如果有变化，就更改正确的主机的优先权。 6、仲裁器将会允许重新要求使用权的主机，但如果有更高优先级的主机在用总线，可能会延迟。 7、从机会响应 OKAY 信号表示传送完成。 7.2 多重分段传输只要一个主机有额外的 HBUSREQ 与 HGRANT 线，即可发出超过一个以上的传送要求。仲裁器将一组信号 (REQ and GNT) 视为一个主机。可分段传输的从机可被设计去处理额外的传送要求而不需纪录额外的地址与控制信号，但要记录主机序号。从机可利用 HSPLITx 来表示当前正在处理的是哪一个主机要完成分段传输。仲裁器可重新仲裁这些主机的请求，高优先权的主机可被重新给予使用权。 7.3 预防死锁 Deadlock可能发生在很多不同的主机对同一个发出 SPLIT 和 RETRY 的从机身上，而该从机又无法处理那么多 SPLIT and RETRY 时，便会发生 deadlock。 Deadlock 可以透过限制分段传送的数目(最多 16 个)来避免。从机并不会记录下每个要求的地址与控制讯息，如果要作 SPLIT 的话，只会记录下当前传送对象的 ID 讯息。当 S 可完成分段传送时，才会锁定要求的地址与控制讯息。从机会依序地让仲裁器知道从机要服务哪些要求。从机可以任何顺序处理要求的服务。重传：当从机无法在很短的时间内完成传送的动作时，它可以要求主机重传。从机一次只可对一个主机发出 RETRY 信号，确定所服务的主机是同一个时， RETRY 的动作才能完成。如果 RETRY 是不同主机时可以采取下列措施：（1）给一个 error 回应（2）通知仲裁器（3）产生中断（4）重置系统 7.4 分块传输的总线移交当主机收到 SPLIT 或 RETRY 响应信号时，必须先进入 IDLE 状态并且重新请求总线使用权，一个新的主机会在 IDLE 周期结束前由仲裁器决定出来。主机在收到 SPLIT 或 RETRY 信号后须立刻进入 IDLE 状态。（1）在 T2 与 T3，从机会传两个周期的 SPILT 信号。（2）该主机在 T3 正沿时发现有 SPLIT 响应信号，于是进入 IDLE 状态。（3）仲裁器在 T3 正沿时，决定下一个总线的使用者。（4）在 T4，新的主机送出地址与控制信号图片

IP&SOC设计 # SOC设计

刘航宇 3年前
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AMBA--AHB总线协议介绍（一） 1、AHB总线概述 AHB：Advanced High-performance Bus,即高级高性能总线。AHB总线是SOC芯片中应用最为广泛的片上总线。下图是一个典型的基于AMBA AHB总线的微控制器系统：图片 SOC架构图片基于AMBA AHB的设计中可以包含一个或多个总线主机，通常一个系统里至少包含一个处理器和一个测试接口；DMA和DSP作为总线主机同样是比较常见的。典型的AHB总线设计包括一下几个部分：（1）AHB主机：主机可以通过提供地址和控制信息发起读写操作；同一时刻总线上只允许一个主机占用总线。（2）AHB从机：从机需在给定的地址空间范围内响应总线上的读或写操作；从机通过信号将成功、失败、等待数据传输等信息返回至有效的主机。（3）AHB仲裁器：总线仲裁器确保同一时刻只有一个主机被允许发起传输。所有的AHB总线都必须包含一个仲裁器，即使是在单主机总线系统中。（4）AHB译码器：译码器的作用是对传输中的地址信号进行译码，并提供给从机一个选择信号。所有的AHB总线中都必须包含一个中央译码器。 2、总线互联 AMBA AHB总线协议被设计为一个使用中央多路选择器的互联方案，如下表：图片基于这种方案，所有的主机在需要发起传输时，都可以驱动地址和控制信号，由仲裁器决定哪一个主机的地址和控制信号（写传输时包含写数据信号）连通到总线上的所有从机。同时总线需要一个中央译码器，用于控制读数据和应答信号的多路数据选择器，该多路数据选择器用于选择传输中涉及的从机的相关信号。 3、AHB信号 AHB信号以字母H作为前缀，如下表所示 NameWidthSourceDescriptionHCLK1bit时钟源总线所有传输都基于此时钟，所有信号的时序都与时钟上升沿有关HRESETn1bit复位控制器总线复位信号，总线上唯一低电平有效的信号HADDR32bit主机32位地址总线HTRANS2bit主机表明当前传输的类型HSIZE2bit主机表明传输的大小，典型的是字节(8-bit)、半字(16-bit)、字(32-bit)，协议允许最大传输大小是1024 bitHWRITE1bit主机传输写信号，高电平表示写传输，低电平表示读传输HBURST3bit主机有自己的HBURST信号有自己的HBURST信号HPROT4bit主机保护控制信号。主要应用于期望实现某些程度的保护级别的模块中HWDATA32bit主机写传输数据。要求最低位宽位32位HSELx1bit译码器从机选择信号，每个AHB从机都有自己的HSEL信号，该信号有效时，表明选中相应从机HRDATA32bit从机读数据总线，用于读操作期间从机向主机传输数据HREADY1bit从机该信号为高时，表明总线传输完成。也可以拉低该信号用以扩展传输HRESP2bit从机传输响应信号。提供四种响应OKAY、ERROR、RETRY、SPLITAMBA AHB也需要一些信号用于支持多主机总线操作，其中一些仲裁信号需要点对点连接： NameWidthSourceDescriptionHBUSREQx1bit主机主机x发送至仲裁器的总线请求信号，总线系统中最多有16个主机，每个主机都有一个HBUSREQ信号HLOCKx1bit主机该信号为高时，表示主机x发起锁定传输HGRANTx1bit仲裁器表明主机x在当前总线上拥有最高的优先级，当HREADY信号为高时，地址/控制信号的所有权将发生变化，故主机x需在HREADY与HGRANTx信号同时为高时，获得总线控制权HMASTER4bit仲裁器表明哪一个主机当前拥有地址/控制信号的所有权HMASTLOCK1bit仲裁器表明当前传输为锁定顺序传输，此信号与HMASTER具有相同时序HSPLITx16bit从机用于指示仲裁器，哪一个主机可以继续完成分块传输4、AMBA AHB操作概述在一次AHB传输开始之前，主机必须被授予总线访问权。这个过程起始于主机向仲裁器发出一个总线请求，由仲裁器决定该主机何时被授予总线使用权。被授权的主机通过驱动地址和控制信号来发起一次AHB传输，这些信号提供了地址、传输方向、传输宽度等信息，以及会表明当前传输是否为突发传输的一部分。AHB支持两种形式的突发传输：（1）增量突发，在地址边界不进行回环；（2）回环突发，在特定地址边界回环写数据总线用于将数据从主机发送到从机，读数据总线用于将数据从从机传输到主机。每次数据传输包含：（1）一个地址和控制周期；（2）一个或多个数据周期由于地址不支持扩展，所以所有的从机必须在地址周期内采样地址，而数据可以通过HREADY信号进行扩展延长，当HREADY信号为低，总线将插入等待状态，以此提供从机额外的采样数据或者提供数据的时间。在传输中，从机使用应答信号HRESP[1:0]来表示传输状态：（1）OKAY：OKAY响应表示传输正常，且当HREADY信号为高时，表示传输成功；（2）ERROR：ERROR响应表示发生了传输错误，并且传输失败；（3）RETRY and SPLIT：RETRY和SPLIT都表示当前传输未能即刻完成，但是主机应继续尝试传输一般而言，仲裁器授权另一个主机前，允许当前被授权主机完成突发传输。然而，为了避免过多的仲裁延迟（当前主机占用过多总线周期），总线可以打断一个突发传输，在这种情况下，主机必须重新申请总线，以完成后续的突发传输。 5、基本传输一个AHB传输包含两个部分：（1）地址相位，仅包含一个时钟周期；（2）数据相位，可以使用HREADY信号，维持多个时钟周期下图表示了一个无等待状态的简单传输：图片在无等待的简单传输中，主机在HCLK的上升沿驱动地址和控制信号到总线上，在下一个时钟上升沿时，从机对地址和控制信号进行采样，从机采样得到地址和控制信息后，可以驱动应答信号给与主机适当的响应，主机在第三个时钟的上升沿对应答信号进行采样。这个简单的例子演示了在不同的时钟周期地址和数据相位是怎样产生的。实际上，当前传输的地址相位都对应于前一次传输的数据相位，这种地址和数据交叠现象，是总线能够进行流水线传输的基础，这样不仅能够获得更高的传输性能，也能为从机进行响应提供充足的时间。从机可以在数据相位中，插入等待状态，以此获得更多得时间来完成传输：图片注意：（1）在写传输中，主机需要在整个扩展周期内保持写数据信号稳定（2）在读传输中，从机没必要提供有效数据，知道传输结束时当传输以这种方式做扩展时，将对下一个传输的地址相位产生一个扩展的副作用，如下图所示：图片该图表示了三个不相关的地址A、B、C上的传输，图中地址A和C的传输都没有等待状态，地址B的传输通过HREADY信号的拉低插入了一个等待的数据相位，这样导致了地址C传输的地址相位进行了扩展。 6、传输类型 AHB传输类型可以分为四种，通过HTRANS[1:0]的取值来划分： HTRANSTypeDescription00IDLE表明没有数据传输的要求。IDLE 用于主机被授予总线，但不希望进行数据传输的情况。对于IDLE传输，从机必须提供一个零等待的OKAY应答，并且忽略该传输01BUSYBUSY传输类型允许主机在突发传输中插入空闲周期。表明主机正在进行突发传输，但下次传输不能立即有效。当主机使用BUSY传输类型时，地址和控制信号必须对应突发中的下一次传输。从机必须提供一个零等待的OKAY应答，并且忽略该传输。10NONSEQ表示突发传输中的第一次传输或者非突发的单次传输，地址和控制信号与前次传输无关.11SEQ突发传输中剩余的传输时连续的，地址和前一次传输是相关的,当前地址值等于前一次传输的地址值加上传输大小(字节)，控制信息和前一次传输相同。在回环的突发传输中，传输的地址在地址边界处回环，回环值的大小等于传输大小(字节) 乘以传输次数(4、8或16) )下图是一个不同传输类型的例子：图片从图中可以看出：第一个传输为以此突发传输的开始（T1），所以其传输类型为NONSEQ；主机不能立刻执行突发传输中的第二次传输，所以使用了BUSY的传输类型(T2)来延迟下一次传输的开始，注意此时地址已经时下次传输的地址，控制信号和下次传输保持一致，主机只插入了一个BUSY，所以T3执行第二次传输；主机执行第三次传输（T4），由于从机将HREADY信号拉低，插入了一个等待周期，引起地址相位的扩展； T6周期完成第三次传输，T7周期完成第四次传输（图中T8边沿）。 7、突发操作 AMBA AHB协议定义了4、8和16拍的突发，未定义长度的突发传输以及单次传输；协议支持增量和回环的突发方式。增量突发方式访问连续地址空间，每次传输的地址是前一次传输地址增加一个增量偏移；回环突发中，如果传输的其实地址并未和突发中的字节总数对齐，则突发传输地址将在达到边界处回环。例如：一个4拍回环突发的字（4字节）访问将在16字节的边界处回环，如果传输的起始地址为0x34，那么突发中将包含4个地址：0x34,0x38,0x3C,0x30。 AMBA AHB 有8种突发操作，使用信号HBRUST[2:0]表示： HTRANSTypeDescription000SINGLE单一传输001INCR未指定长度的增量突发010WRAP44拍回环突发011INCR44拍增量突发100WRAP88拍回环突发101INCR88拍增量突发110WRAP1616拍回环突发111INCR1616拍增量突发突发不能超过1K的地址边界，所以主机尽量不要发起将要跨过地址边界的定长的增量突发。一次突发传输的数据总量，等于节拍数乘以每拍包含的字节数。所以突发传输必须将地址边界和数据大小对齐，例如，字传输必须对齐到字地址边界，即A[1:0]=00；半字传输必须对齐到半字地址边界，即A[0]=0。

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刘航宇 3年前
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2023-02-27
VLSI设计基础11-运算模块之加法器参考书：数字集成电路-电路、系统与设计，本文栏目对其重点进行精简化目录 1. 总论 2. 加法器1. 一位全加器（FA） 2. 【结构】设计全加器FA 3. 传输门型加法器——传统型 4. 传输门型加法器——曼切斯特FA 4. 【重要】超前进位加法器 1. 总论在时序电路中，时序电路=组合电路+存储电路在（9）~（11）中，已经详细介绍了存储电路（寄存器）在本文中，将介绍组合电路中比较重要的数据通路上的电路，可以认为是在时序电路中提到的，即用于逻辑运算和算数运算。在数集中，常用的数据通路组合电路有加法器乘法器移位器我们的目的，是追求以下几个方面的优化性能面积功耗如何优化：逻辑层次优化：利用状态机、真值表等，优化布尔方程得到一个速度更快、面积更小的电路电路层次优化：改变管子的尺寸；改变电路的拓扑连接（互补CMOS、动态CMOS等） 2. 加法器加法器在数据通路电路中的地位类似于反相器在与或等简单逻辑电路的位置数据通路的电路的基础是加法器乘法器也是加法器扩展而来的加法器是限制数据通路运算速度的元件。 1. 一位全加器（FA）传统表达方式定义：根据输入的二值数据、进位信号，计算得到结果和进位。图片图片【注】：异或，常见结构有：图片同或，结构如下（即“异或门结构2”的“非”）：图片 P、G、D函数表达真值表如下：图片图片逐位（行波）加法器所谓逐位（行波）加法器，指的是将N个一位全加器（FN）串联在一起构成加法器。如下图图片图片 2. 【结构】设计全加器FA 互补静态CMOS结构FA 图片图片镜像加法器该加法器是根据互补静态CMOS结构FA改进得到的，镜像加法器的下拉网络和互补CMOS结构FA完全相同。电路图如图所示，图片图片 3. 传输门型加法器——传统型图片图片 4. 传输门型加法器——曼切斯特FA 静态电路图片图片动态电路图片动态电路简单动态电路单向工作，传输门使用NMOS管实现该电路不需要D 曼切斯特进位链加法器图片图片【逻辑】设计全加器FA 旁路进位加法器图片图片延时图片 $t_{\text {adder }}=t_{\text {setup }}+M t_{\text {carry }}+\left(\frac{N}{M}-1\right) t_{\text {bypass }}+(M-1) t_{\text {carry }}+t_{\text {sum }}$ 线性进位选择加法器图片图片图片图片平方根进位加法器图片图片图片 4. 【重要】超前进位加法器原理图片图片图片图片块运算图片图片图片点操作步骤如下：图片图片图片 Kogge-Stone 16位超前进位加法器图片图片 Brent-Kung 16位超前进位加法器图片图片

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刘航宇 3年前
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VLSI设计基础10-时序逻辑电路设计(二) 参考书：数字集成电路-电路、系统与设计，本文栏目对其重点进行精简化目录 1. 时序基础概念 2. 时序分析的分类4. 时序约束参数(重点) 5. 各种信号路径、时序路径 6. 时钟参数两大条件（重点） 2. 时间偏差与抖动（重点）1. 时钟偏差(Clock Skew) 2. 时钟抖动(Clock Jitter) 1. 时序基础概念时序分析的目的对数字系统进行时序检查，判断电路是否可以正常工作（常面临建立时间和保持时间等问题），判断电路的性能等。常常分析电压、温度、工艺（工艺角）等参数进行分析。 2. 时序分析的分类静态时序分析（STA）主要研究对象：建立时间、保持时间、传播延时常用于分析同步时序电路（源时钟和目的时钟相同）时序分析模型：同步时钟/异步时钟 D触发器分割组合逻辑图片一般不需要进行太复杂的仿真，仅需要计算就可以进行分析，运行速度快。不依赖于激励，根据穷尽信号路径上的器件就可以进行计算常用方法是使用查找表——①输入跳变时间②输出负载（电容）→①传播延时②输出跳变（下一级的输入跳变）。动态时序分析（DTA）指门级仿真主要用于异步逻辑、多周期路径在FPGA中，将RTL代码综合利用综合工具综合成门级网络进行仿真，其中各种门级器件的逻辑是厂家提供的。【时钟】沿发送沿：发送数据的源时钟活动沿捕获沿：接收数据的目的时钟的活动沿源时钟：用于发送数据的时钟目的时钟：用于接受数据的时钟小贴士：在同步电路中，源时钟和目的时钟是同一个 4. 时序约束参数(重点) 即：建立时间tsu、保持时间thold、传播延时tc-q，同时我们引入污染时间tcd 建立时间：对于捕获沿到来之前，数据需要保持稳定的时间间接约束了组合逻辑的最大延时保持时间：对于捕获沿到来之后，数据需要保持稳定的时间间接约束了组合逻辑的最小延时传播时间（延时）：即最大延时时间捕获沿50%（数据输入沿50%【注意：数据输入沿其实就是捕获沿！！！】）到数据稳定输出（输出数据50%）的时间根据器件不同，可以分为组合逻辑传播延时tlogic和寄存器传播延时tc-q，详细见后文。污染时间：可以理解为最短延时时间——理想状态下从输入“扰动”到输出“扰动”的时间，下文进行解释。根据器件不同，可以分为组合逻辑污染延时tlogic,cd和寄存器污染延时tc-q,cd，详细见后文所谓理想状态，指的是数据没有跳变时间，即数据跳变是瞬间完成的，数据跳变的90%、50%、10%是在同一个时间。根据以上理想状态的定义，可认为一有扰动，数据就跳变完成。计算污染时间和传播时间图片现对图中四个时间进行解释：图片图片 5. 各种信号路径、时序路径信号的路径主要分为三个图片时钟路径源时钟路径&目的时钟路径图片数据路径图片数据起点：对于时序逻辑电路，为某时序单元的时钟引脚对于组合逻辑电路，为某逻辑单元的数据输入端口数据终点：对于组合逻辑电路、时序逻辑电路都一样，均为某单元的数据输出端口异步路径（如异步复位）根据路径可将分析类型分为同步分析：时钟路径+数据路径异步分析：时钟路径+异步路径 6. 时钟参数两大条件（重点）周期条件图片保持时间条件图片图片 2. 时间偏差与抖动（重点）理想时钟：从时钟沿到各个单元的时钟端口的延时相等（即路径均匀）；同一个时刻，各个单元的时钟端的时钟相位相等。实际时钟：时钟偏差：各个时钟端口的时钟的周期没有改变，但是相位可能略有差别。时钟抖动：时钟的周期存在一些差别，或长或短。 1. 时钟偏差(Clock Skew) 定义与成因指同一个时钟域之间，时钟信号到达各个寄存器的最大时间差产生原因：时钟源到达各个端点的路径长度不同各个端口的负载不同时钟网络中插入的缓存器不等计算【全局偏差、局部偏差】图片全局时钟偏差图片局部时钟偏差图片时钟偏差分类（正负）正偏差正偏差，即时钟延迟方向与数据流方向一致，如图所示。图片负偏差正偏差，即时钟延迟方向与数据流方向相反，如图所示。图片利用时间偏差修补建立时间图片【周期T】时钟偏差对于周期的影响前文提到，负偏差使得实际逻辑计算的时间减小，为了填补裕量，只能增加时间周期，而提高时间周期会使得电路的性能下降。图片 2. 时钟抖动(Clock Jitter) 定义与计算定义：芯片某一给定点上，时钟周期宽度发生变化，或缩短或变宽计算：图片图片【周期T】时钟抖动对于周期的影响因为时钟抖动是难以预料的，在确定时钟周期的时候，我们应该考虑最坏的情况，即$T-2 t_{\text {jitter }}>t_{c-q}+t_{\text {logic }}+t_{s u}$ 即上图所示的③-④。因为这意味着周期T需要增加tjitter，性能降低总结图片图片

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刘航宇 3年前
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VLSI设计基础6-努力概念与优化参考书：数字集成电路-电路、系统与设计，本文栏目对其重点进行精简化目录 1. 总论 2. 【重点】努力2. lg（逻辑努力）和G（路径逻辑努力）--【重点】 3. b(分支努力）和B（路径分支努力） 3.【重点】【优化】确定电路尺寸 1. 总论不同材料工艺 CMOS、双极性、BiCMOS、GaAs、超导等材料逻辑级优化逻辑深度：流水线【一级变n级】电路拓扑：逻辑电路寄存器放几个、怎么放、要不要放；重定时（主要EDA工具完成）扇出门的复杂性电路优化逻辑类型、晶体管尺寸、不同频率下的电路模型物理优化版图策略布局布线 2. 【重点】努力根据INV延时的通式， $t_p=t_{p 0} \cdot\left(1+\frac{f}{\gamma}\right)$ 推广到所有的逻辑电路中，即有 $t_p=t_{p 0} \cdot\left(p+\frac{g \cdot f}{\gamma}\right)=t_{p 0} \cdot\left(p+\frac{h}{\gamma}\right)$ 图片 p（本征延时比）如果忽略内部节点电容，p的计算： $p=\frac{\text { 复合门的输出端本征电容 }}{I N V \text { 输出端的本征电容 }}$ 因，$C_{i n t}=a \cdot W$，于是电容值可以用W来代替。注意，是和输出端相连的管子才参与计算图片图片图片 2. lg（逻辑努力）和G（路径逻辑努力）--【重点】定义：一个门在最坏情况下，与反相器提供相同的输出电流（即电阻相等或驱动能力相等）时，所表现的输入电容比反相器大多少倍。小贴士：反相器有最小的逻辑努力随着门的复杂度增加，逻辑努力相应增加只和门的拓扑有关，与尺寸无关逻辑努力g的计算：图片图片 3. b(分支努力）和B（路径分支努力）图片公式：$b=\frac{C_{o n-p a t h}+C_{o f f-p a t h}}{C_{o n-p a t h}}$ 注意：分支努力是针对与一个路径节点而言的如果只有一条路径，没有分叉，则b=1；如果该节点两个分支的栅电容大小相等，则b=2; 图片对于路径分支努力B $B=\prod_1^n b_i$ 对于一条路径，该路径的分支努力等于路径上所有节点的分支努力连乘。 f（电气努力）和F （路径电气努力）图片 f又称为等效扇出，表示第j+1级管子（j+1级输入电容）相对于第j级管子（j级输入电容）的尺寸（电容值）。 $$ f=\frac{C_{e x t}}{C_g} $$图片图片对于一条路径，该路径的电气努力等于路径上所有门的电气努力连乘然后除以路径分支努力。 h（门努力）和 g（路径门努力） $$ h=g \cdot f $$图片 3.【重点】【优化】确定电路尺寸为了追求更好的性能，即最低的延时，我们希望可以调整尺寸，让组合逻辑的延时最小。图片推导如下： ※本征延时和路径中逻辑门的类型有关，和尺寸无关。具体推导看（3）4.3 图片 eg：求出路径上各级门的尺寸系数S 图片如上图电路图，可以将电路分成以下4级图片步骤一：确定G、B、F 图片图片步骤二：确定级数N 由图可知，N=4 步骤三：计算门努力h $$ h=\sqrt[N]{H}=\sqrt[4]{55.56}=2.73 $$步骤四：计算尺寸系数Si 图片最优级数N=lnF 图片

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刘航宇 3年前
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VLSI设计基础2-器件之MOS晶体管参考书：数字集成电路-电路、系统与设计，本文栏目对其重点进行精简化目录 MOS晶体管1. 数字电路的晶体管——最直观 2. MOS静态特性——稳定性（CMOS模电基础） 3. 数字电路手工分析模型——开关+Req 4. 【重点】MOS管的动态特性——性能（tp） 4. 寄生电阻(了解) 5.求tPHL例子（重点） MOS晶体管 1. 数字电路的晶体管——最直观执行开关功能非常小的寄生电容非常高的集成度相对简单的制造工艺符号：图片 2. MOS静态特性——稳定性（CMOS模电基础）阈值电压考虑体效应对于阈值电压的影响——偏执效应系数图片阈值电压与材料常数（氧化层厚度、费米电势、注入离子剂量等）有关 2.三个工作区：截止—（亚阈值导电）—线性—饱和—（击穿）沟长调制效应图片 4. 速度饱和-重点短沟道的饱和区范围更大，故常常工作在饱和区。图片图片以下适用于NMOS，PMOS讨论需要取绝对值图片漏电流ID和VGS 长沟道，呈现平方关系短沟道，不那么显著 3. 数字电路手工分析模型——开关+Req 常用开关模型——晶体管=开关+无穷大断开电阻Ron or 有限导通电阻Ron 【计算等效导通电阻Req】：2种方法图片例题与方法：图片图片图片图片 4. 【重点】MOS管的动态特性——性能（tp）电容的分类 MOS管的动态响应取决于：本征电容：基本的MOS结构：结构电容沟道电荷：沟道电容漏源反向偏置的PN结耗尽电容：结电容注意：除了结构电容外，其他两个电容是非线性、随电压变化的寄生电容（连线和负载引起）略解本征电容简单归类：图片小贴士:红色框框:结构电容;灰色框框:沟道电容;蓝色框框:结电容两个覆盖（结构）电容： $\begin{gathered}C_O=C_{G C O}+C_{G D O}=2 C_o W \\ C_{G C O}=C_{G D O}=C_{o x} x_d W=C_o W\end{gathered}$ 覆盖电容是由于源漏横向扩散到栅氧下形成的寄生电容，故而有两个——栅源之间（CGSO）和栅漏之间（CGDO）由于这个电容是由于扩散形成的，只要器件做成之后就电容大小就确定，于是结构电容是三类电容中唯一可以确定确切大小的图片三个沟道电容：沟道电容，即栅到沟道之间的电容，称为CGC，即 (Gate Channel）。其中，$C_{G C}=C_{G C B}+C_{G C S}+C_{G C D}$ 即，栅至体、栅至源、栅至漏电容。由于和沟道有关，又因为沟道形成和工作点有关，于是三个工作点下，CGC不同。图片图片两个（PN）结（耗尽层）电容： PN结电容是由于源-体和漏-体之间反向偏置造成的。由于工艺上面，我们是在体上“挖一个坑“放漏和源，故而他们之间存在着”立体“的关系。故而需要关注”四周立体接触“，如图所示，图片图片图片我们关注的【本征电容】有哪些我们研究电容是为了利用$\tau=R C$计算tp的值，故而我们在意的是输入和输出通路上的电容。图片输入电容——栅极电容图片 2.输出电容——漏极电容图片 4. 寄生电阻(了解) 源漏区的串联电阻。图片危害：当晶体管尺寸进一步缩小，会使结变浅、接触孔变小。使得这个影响更加显著。当给定一个电压，由于分压作用，会使得漏极电流变小。改善：源漏极铺一层低电阻材料（如钨或者钛） 5.求tPHL例子（重点）图片

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刘航宇 3年前
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2023-01-29
CSA&4-2压缩器电路设计及verilog代码进位保留加法器和4-2压缩加法器是加法阵列中主要采用基本单元目录 CSA-保留进位加法器 32计数器/32压缩器 5-3计数器/53压缩器 4-2压缩器 Verilog代码 CSA-保留进位加法器保留进位加法器( carry-save-adder)即为一位全加器逻辑表达式: \begin{aligned} & S_i=A_i \oplus B_i \oplus C_{i-1} \ & C_i=A_i B_i+C_{i-1}\left(A_i+B_i\right) \end{aligned} CSA电路结构图图片图片如果把保留进位加法器的进位端输出到下一级图片这样第一级的延时为一个进位保留加法器的延时 32计数器/32压缩器此进位保留加法器输入3个一位的数据A、B、Ci; 输出两个1位的数据D、Co。代数运算式如下: Co*2+D=A+B+Ci ●非常明显，保留进位加法器为一计数器--计算输入信号中“1”的个数，计数值由Co、D指示，且: ●Co权值为2; A、B、Ci、D权值为1。 ●其逻辑表达式如下: \begin{aligned} & D=A @ B @ C i \ & C o=A \& B \# A \& C i \# C i \& A \end{aligned} 5-3计数器/53压缩器 ●CSA将3个数据转换成2个数据为3-2计数器，如果能把5个数据转换成3个数据则称之为5-3计数器。 ●它有五个输入端: I0、I1、I2、I3、Ci; 三个输出端: D、C、Co。 ●代数运算式如下: $$ D+C * 2+C_0 * 2=10+11+12+13+C i $$即: I0、 l1、 12、13、Ci、D权值为1; C、Co权值为2。其真值表如下页: 图片图片有数据表示优化后的结构可以减小门延时，传统结构为2个CSA延时，而优化后的延时大约为1.5个CSA延时 4-2压缩器 ●如果连续的两个高低位5-3计数器之间Ci和Co级联的话，则称为4-2压缩加法器 ●如下图图片 42压缩加法器图片 ●对于更多位的部分积也有其他的一些结构树，结构的选取要考虑到电路结构的规整性对后端布局的影响。 ●左边延时比较小但结构不规整。右边正好相反有时候会选取一些折中的结构。 Verilog代码 //----------------------------------------------------------------------- //module : compressor42 //Description : The function of this module is to compress the partial product //----------------------------------------------------------------------- //author : li hangyu //Email : hyliu@ee.ac.cn //time : 01/28, 2023 //----------------------------------------------------------------------- `timescale 1ns/1ps module compressor42 ( in1,in2,in3,in4,cin,out1,out2,cout ); parameter length = 8; input [length*2-1 : 0] in1,in2,in3,in4; input cin; output [length*2 : 0] out1,out2; output cout; wire [length*2-1 : 0] w1,w2,w3; assign w1 = in1 ^ in2 ^ in3 ^ in4; assign w2 = (in1 & in2) | (in3 & in4); assign w3 = (in1 | in2) & (in3 | in4); assign out2 = { w1[length*2-1] , w1} ^ {w3 , cin}; assign cout = w3[length*2-1]; assign out1 = ({ w1[length*2-1] , w1} & {w3 , cin}) | (( ~{w1[length*2-1] , w1}) & { w2[length*2-1] , w2}); endmodule

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刘航宇 3年前
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VLSI设计-基于Cadence的16位超前进位加法器设计目录一、设计内容视频介绍二、设计目标三、实验原理1位全加器原理 2超前进位加法器原理四、实验过程和结果1、1位改进型全加器 2、4位超前进位加法器 3、16位超前进位加法器 4、16位超前进位加法器的优化五、版图一、设计内容完成一个 16 位的超前进位加法器模块设计。视频介绍二、设计目标本设计的主要目标是在电路速度尽可能高的条件下减小芯片的面积与功耗。首先考虑电路的逻辑优化，再考虑逻辑门、逻辑模块和电路的结构设计、最后在版图的布局与布线及面积优化方面进行考虑。三、实验原理 1位全加器原理全加器的求和输出信号和进位信号，定义为输入变量A、B、C的两种组合布尔函数：求和输出信号 = A ⊕ B ⊕ C 进位信号 = AB + AC + BC 实现这两个函数的门级电路如下图。并不是单独实现这两个函数，而是用进位信号来产生求和输出信号。这样可以减少电路的复杂度，因此节省了芯片面积。图片上述全加器电路可以用作一般的n位二进制加法器的基本组合模块，它允许两个n位的二进制数作为输入，在输出端产生二进制和。最简单的n位加法器可由全加器串联构成，这里每级加法器实现两位加法运算，产生相应求和位，再将进位输出传到下一级。这样串联的加法器结构称为并行加法器，但其整体速度明显受限于进位链中进位信号的延迟。因此，为了能够减少从最低有效位到最高有效位的最坏情况进位传播延时，最终选择的电路是十六位超前加法器。 2超前进位加法器原理超前进位加法器的结构如下图。超前进位加法器的每一位由一个改进型全加器产生一个进位信号gi和一个进位传播信号pi，其中全加器的输入为Ai和Bi，产生的等式为： $g_i=A_i B_i$ $p_i=A_i+B_i$ 改进的全加器的进位输出可由一个进位信号和一个进位传输信号计算得出，因此进位信号可改写为： $C_{i+1}=g_i+p_i C_i$ 式中可以看出，当gi = 1(Ai = Bi = 1)时，产生进位；当pi = 1(Ai =1或Bi = 1)时，传输进位输入，这两种情况都使得进位输出是1。近似可以得到i+2和i+3级的进位输出如下：图片下图为一个四位超前进位加法器的结构图。信号经过pi和gi产生一级时延，经过计算C产生一级时延，则A，B输入一旦产生，首先经过两级时延算出第1轮进位值C’不过这个值是不正确的。C’再次送入加法器，进行第2轮2级时延的计算，算出第2轮进位值C，这一次是正确的进位值。这里的4个4位超前进位加法器仍是串行的，所以一次计算经过4级加法器，一级加法器有2级时延，因此1次计算一共经过8级时延，相比串行加法器里的16级时延，速度提高很多。图片四、实验过程和结果 1、1位改进型全加器（1）1位改进型全加器电路将原始的一位全加器进行改进，使其产生一个进位信号gi和一个进位传播信号pi，其中全加器的输入为Ai和Bi，得到如下电路图。图片（2）1位改进型全加器逻辑验证在cadence中将导出改进型1位全加器的cdl文件，并编写1bit.sp文件用Hspice进行仿真验证。仿真结果如下图所示，输入信号a、b、c都为脉冲信号，即下图中第一条和第二条曲线，输出信号s为第三条曲线，由图像可知逻辑功能正确，说明改进型一位全加器电路逻辑没有问题。图片 2、4位超前进位加法器（1）4位超前进位加法器电路将1位改进型全加器连接成如下图的4位超前进位加法器，其中电路内部每一个进位信号不是进位传播得到，而使用进位信号和进位传播信号同时计算得到。图片（2）4位超前进位加法器逻辑验证在cadence中将导出4位超前进位加法器的cdl文件，并编写4bit.sp文件用Hspice进行仿真验证。仿真结果如下图。在sp文件中对B0,B1,B2,B3都输入5V高电平，对A1,A2,A3输入0V低电平，其中A0,C0输入脉冲信号，这样最终的结果S0,S1,S2,S3会跟随A0脉冲信号的变化而发生变化。由下图可知输出信号S的各个位逻辑功能正确图片 3、16位超前进位加法器（1）16位超前进位加法器电路将4位超前进位加法器连接成如下图的16位超前进位加法器，加法器之间为并行连接，前一个4位超前进位加法器的进位输送到下一级。图片（2）16位超前进位加法器电路逻辑验证在cadence中导出16位超前进位加法器的cdl文件，并编写16bit.sp文件用Hspice进行仿真验证。仿真结果如下图。在sp文件中对B0,B1,B2,B3,B4,B5,B6,B7,B8,B9,B10,B11,B12,B13,B14,B15都输入5V高电平，对A1,A2,A3,A4,A5,A6,A7,A8,A9,A10,A11,A12,A13,A14,A15输入0V低电平，其中A0,C0输入脉冲信号，这样输出的结果S0,S1,S2,S3,S4,S5,S6,S7,S8,S9,S10,S11,S12,S13, S14,S15和进位信号C会跟随A0脉冲信号的变化而发生变化。由下图可知输出信号S的各个位逻辑功能正确。但是存在较大的延时，经过测量可知延时为8.294ns。图片 4、16位超前进位加法器的优化（1）16位超前进位加法器优化原理由上述结果可知，由于位数增加，超前模块的复杂度也会增加，这将反过来降低加法运算的速度，同时也有较大的延时。为了解决这个问题，对于上述的宽位加法器，使用整组进位信号和，电路结构如下图，4组以上的整组进位信号和传播信号定义为：图片上式中每个4组的进位输出信号由进位信号表示如下：图片（2）16位超前进位加法器优化电路由上述改进方法，首先对4位超前进位加法器进行修改，使其输出P,G信号，同时对16位超前进位加法器的电路进行修改，使其每一位的进位信号都可以直接计算出来，而不是依赖于上一个加法器，修改结果如下。图片图片（3）16位超前进位加法器优化电路逻辑验证在cadence中导出修改后的16位超前进位加法器的cdl文件，并编写16bit.sp文件用Hspice进行仿真验证。仿真结果如下图。经过测量可知延时为6.623ns。图片图片五、版图图片

VLSI&IC验证 # VLSI

刘航宇 3年前
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I2C协议及verilog实现-串口读写 EEPROM I2C 基本概念 I2C 总线（I2C bus，Inter-IC bus）是一个双向的两线连续总线，提供集成电路（ICs）之间的通信线路。I2C 总线是一种串行扩展技术，最早由 Philips 公司推出，广泛应用于电视，录像机和音频设备。I2C 总线的意思是“完成集成电路或功能单元之间信息交换的规范或协议”。Philips 公司推出的 I2C 总线采用一条数据线（SDA），加一条时钟线（SCL）来完成数据的传输及外围器件的扩展。I2C 总线物理拓扑结构如图 30.1 所示。图片 I2C 总线在物理连接上比较简单，分别由 SDA(串行数据线)和 SCL(串行时钟线)两条总线及上拉电阻组成。通信的原理是通过控制 SCL 和 SDA 的时序，使其满足 I2C 的总线协议从而进行数据的传输。 I2C 总线上的每一个设备都可以作为主设备或者从设备，而且每一个设备都会对应一个唯一的地址(可以从 I2C 器件数据手册得知)，主从设备之间就是通过这个地址来确定与哪个器件进行通信。本次实验我们把 FPGA 作为主设备，把挂载在总线上的其他设备（如 EEPROM、PFC8563 等 I2C 器件）作为从设备。 I2C 总线数据传输速率在标准模式下可达 100kbit/s，快速模式下可达 400kbit/s，高速模式下可达 3.4Mbit/s。I2C 总线上的主设备与从设备之间以字节(8 位)为单位进行双向的数据传输。目录 I2C 基本概念 I2C 协议时序介绍 inout信号原理 I2C 器件地址 I2C 存储器地址 I2C 单字节写时序 I2C 连续写时序（页写时序） I2C 单字节读时序 I2C 连续读时序（页读取） I2C 读写器件控制程序本节小结 I2C 协议时序介绍 I2C 协议整体时序图如图 30.2 所示图片 I2C 协议整体时序说明如下：（1）总线空闲状态：SDA 为高电平，SCL 为高电平；（2） I2C 协议起始位：SCL 为高电平时，SDA 出现下降沿，产生一个起始位；（3） I2C 协议结束位：SCL 为高电平时，SDA 出现上升沿，产生一个结束位；（4） I2C 读写数据状态：主要包括数据的串行输出输入和数据接收方对数据发送方的响应信号。具体时序如图 30.3 所示。图片当 I2C 主机（后面简称主机）向 I2C 从机（后面简称从机）写入数据时，SDA 上的每一位数据在 SCL 的高电平期间被写入从机中。从主机角度来看，需要在 SCL 低电平期间改变要写入的数据。而当主机读取从机中数据时，从机在 SCL 低电平期间将数据输出到 SDA 总线上，在 SCL 的高电平期间保持数据稳定，从主机角度来看，需要在 SCL 的高电平期间将 SDA 线上的数据读取并存储。每当一个字节的数据或命令传输完成时，数据接收方都会向发送方响应一位应答位。在响应应答位时，数据发出方将 SDA 总线设置为三态输入，由于 I2C 总线上都有上拉电阻，因此此时总线默认为高电平，若数据接收方正确接收到数据，则数据接收方将 SDA 总线拉低，以示正确应答。例如当主机向从机写入数据或命令时，每个字节都需要从机产生应答信号以告诉主机此次的数据或命令是否成功被写入。所以，当主机将一字节的数据或命令传出后，会将 SDA 信号设置为三态输入，等待从机应答（等待 SDA 被从机拉低为低电平），若从机正确应答，表明当前数据或命令传输成功，可以结束或开始下一个数据或命令的传输，否则表明数据或命令写入失败，主机就可以决定是否放弃写入或者重新发起写入。 inout信号原理图片图片 I2C 器件地址每个 I2C 器件都有一个器件地址，有的器件地址在出厂时地址就设置好了，用户不可以更改（例如 OV7670 器件地址为固定的 0x42），有的确定了几位，剩下几位由硬件确定（比如常见的 I2C 接口的 EEPROM 存储器，留有 3 个控制地址的引脚，由用户自己在硬件设计时确定）。严格讲，主机不是直接向从机发送地址，而是主机往总线上发送地址，所有的从机都能接收到主机发出的地址，然后每个从机都将主机发出的地址与自己的地址比较，如果匹配上了，这个从机就会向主机发出一个响应信号。主机收到响应信号后，开始向总线上发送数据，与这个从机的通讯就建立起来了。如果主机没有收到响应信号，则表示寻址失败。通常情况下，主从器件的角色是确定的，也就是说从机一直工作在从机模式。不同器件定义地址的方式是不同的，有的是软件定义，有的是硬件定义。例如某些单片机的I2C 接口作为从机时，其器件地址是可以通过软件修改从机地址寄存器确定的。而对于一些其他器件，如 CMOS 图像传感器、EEPROM 存储器，其器件地址在出厂时就已经设定好了，具体值可以在对应的数据手册中查到。对于 AT24C64 这样一颗 EEPROM 器件，其器件地址为 1010 加 3 位的片选信号。3位片选信号由硬件连接决定。例如 SOIC 封装的该芯片 PIN1、PIN2、PIN3 为片选地址。当硬件电路上分别将这三个 pin 连接到 GND 或 VCC 时，就可以设置不同的片选地址。I2C 协议在进行数据传输时，主机需要首先向总线上发出控制命令，其中，控制命令就包含了从机地址/片选信号+读写控制。然后等待从机响应。如图 30.4 所示为 I2C 控制命令传输的数据格式。图片 I2C 传输时，按照从高到低的位序进行传输。控制字节的最低位为读写控制位，当该位为 0 时表示主机对从机进行写操作，当该位为 1 时表示主机对从机进行读操作。例如，当需要对片选地址为 100 的 AT24LC64 发起写操作，则控制字节应该为 1010_100_0。若进行读操作，则控制字节应该为 1010_100_1。 I2C 存储器地址每个支持 I2C 协议的器件，内部总会有一些可供读写的寄存器或存储器，例如，对于我们用到的 EEPROM 存储器，内部就是顺序编址的一系列存储单元。对于我们常接触的 CMOS 摄像头如 OV7670（OV7670 的该接口叫 SCCB 接口，其实质也是一种特殊的 I2C协议，可以直接兼容 I2C 协议），其内部就是一系列编址的可供读写的寄存器。因此，我们要对一个器件中的存储单元（寄存器和存储器以下简称存储单元）进行读写，就必须要能够指定存储单元的地址。I2C 协议设计了有从机存储单元寻址地址段，该地址段为一个字或两个字节长度，在主机确认收到从机返回的控制字节响应后由主机发出。地址段长度视不同的器件类型，长度不同，例如同是 EEPROM 存储器，AT24C04 的址段长度为一个字节，而 AT24C64 的地址段长度为两个字节。具体是一个字节还是两个字节，与器件的存储单元数量有关。如图 30.5 和图 30.6 分别为 1 字节地址和 2 字节地址器件的地址分布图，其中 1 字节地址的器件是以内存为 1kbit 的 EEPROM 存储器 AT24C01 举例，2 字节地址的器件是以内存为 64kbit 的 EEPROM 存储器 AT24C64 举例的。图片 I2C 单字节写时序根据前面讲的，不同器件，I2C 器件地址字节不同，这样对于 I2C 单字节写时序就会有所差别，图 30.7 和图 30.8 分别为 1 字节地址段器件和 2 字节地址段器件单字节写时序图。图片图片根据时序图，从主机角度来描述一次写入单字节数据过程如下： a. 主机设置 SDA 为输出； b. 主机发起起始信号； c. 主机传输器件地址字节，其中最低位为 0，表明为写操作； d. 主机设置 SDA 为三态门输入，读取从机应答信号； e. 读取应答信号成功，主机设置 SDA 为输出，传输 1 字节地址数据； f. 主机设置 SDA 为三态门输入，读取从机应答信号； g. 读取应答信号成功，对于两字节地址段器件，传输地址数据低字节，对于 1 字节地址段器件，主机设置 SDA 为输出，传输待写入的数据； h. 设置 SDA 为三态门输入，读取从机应答信号，对于两字节地址段器件，接着步骤 i；对于 1 字节地址段器件，直接跳转到步骤 k； i. 读取应答信号成功，主机设置 SDA 为输出，传输待写入的数据（对于两字节地址段器件）； j. 设置 SDA 为三态门输入，读取从机应答信号（两字节地址段器件）； k. 读取应答信号成功，主机产生 STOP 位，终止传输。 I2C 连续写时序（页写时序）注：I2C 连续写时序仅部分器件支持。连续写是主机连续写多个字节数据到从机，这个和单字节写操作类似，连续多字节写操作也是分为 1 字节地址段器件和 2 字节地址段器件的写操作，图 30.9 和图 30.10 分别为 1 字节地址段器件和 2 字节地址段器件连续多字节写时序图。图片根据时序图，从主机角度来描述一次写入多字节数据过程如下： a. 主机设置 SDA 为输出； b. 主机发起起始信号； c. 主机传输器件地址字节，其中最低位为 0，表明为写操作； d. 主机设置 SDA 为三态门输入，读取从机应答信号； e. 读取应答信号成功，主机设置 SDA 为输出，传输 1 字节地址数据； f. 主机设置 SDA 为三态门输入，读取从机应答信号； g. 读取应答信号成功后，主机设置 SDA 为输出，对于两字节地址段器件，传输低字节地址数据，对于 1 字节地址段器件，传输待写入的第 1 个数据 h. 设置 SDA 为三态门输入，读取从机应答信号，对于两字节地址段器件，接着步骤 i；对于 1 字节地址段器件，直接跳转到步骤 k； i. 读取应答信号成功后，主机设置 SDA 为输出，传输待写入的第 1 个数据（两字节地址段器件）； j. 设置 SDA 为三态门输入，读取从机应答信号（两字节地址段器件）； k. 读取应答信号成功后，主机设置 SDA 为输出，传输待写入的下一个数据； l. 设置 SDA 为三态门输入，读取从机应答信号；n 个数据被写完，转到步骤 m，若数据未被写完，转到步骤 k； m. 读取应答信号成功后，主机产生 STOP 位，终止传输。注：对于 AT24Cxx 系列的 EEPROM 存储器，一次可写入的最大长度为 32 字节。 I2C 单字节读时序同样的，I2C 读操作时序根据不同 I2C 器件具有不同的器件地址字节数，单字节读操作分为 1 字节地址段器件单节数据读操作和 2 字节地址段器件单节数据读操作。图30.11 和图 30.12 分别为不同情况的时序图。图片根据时序图，从主机角度描述一次读数据过程，如下： a. 主机设置 SDA 为输出； b. 主机发起起始信号； c. 主机传输器件地址字节，其中最低位为 0，表明为写操作； d. 主机设置 SDA 为三态门输入，读取从机应答信号； e. 读取应答信号成功，主机设置 SDA 输出，传输 1 字节地址数据； f. 主机设置 SDA 为三态门输入，读取从机应答信号； g. 读取应答信号成功，主机设置 SDA 输出，对于两字节地址段器件，传输低字节地址数据；对于 1 字节地址段器件，无此步骤，直接跳转到步骤 h； h. 主机发起起始信号； i. 主机传输器件地址字节，其中最低位为 1，表明为读操作； j. 设置 SDA 为三态门输入，读取从机应答信号； k. 读取应答信号成功，主机设置 SDA 为三态门输入，读取 SDA 总线上的一个字节的数据； l. 产生无应答信号（高电平）（无需设置为输出高电平，因为总线会被自动拉高）；m. 主机产生 STOP 位，终止传输。 I2C 连续读时序（页读取）连续读是主机连续从从机读取多个字节数据，这个和单字节读操作类似，连续多字节读操作也是分为 1 字节地址段器件和 2 字节地址段器件的读操作，图 30.13 和图 30.14 分别为 1 字节地址段器件和 2 字节地址段器件连续多字节读时序图。图片根据时序图，从主机角度描述多字节数据读取过程如下： a. 主机设置 SDA 为输出 b. 主机发起起始信号 c. 主机传输器件地址字节，其中最低位为 0，表明为写操作。 d. 主机设置 SDA 为三态门输入，读取从机应答信号。 e. 读取应答信号成功，主机设置 SDA 输出，传输 1 字节地址数据 f. 主机设置 SDA 为三态门输入，读取从机应答信号。 g. 读取应答信号成功，主机设置 SDA 输出，对于两字节地址段器件，传输低字节地址数据；对于 1 字节地址段器件，无此步骤；直接跳转到步骤h； h. 主机发起起始信号； i. 主机传输器件地址字节，其中最低位为 1，表明为读操作； j. 设置 SDA 为三态门输入，读取从机应答信号； k. 设置 SDA 为三态门输入，读取 SDA 总线上的第 1 个字节的数据； l. 主机设置 SDA 输出，发送一位应答信号； m. 设置 SDA 为三态门输入，读取 SDA 总线上的下一个字节的数据；若 n 个字节数据读完成，跳转到步骤 n，若数据未读完，跳转到步骤 l；（对于 AT24Cxx，一次读取长度最大为 32 字节，即 n 不大于 32） n. 主机设置 SDA 输出，产生无应答信号（高电平）（无需设置为输出高电平，因为总线会被自动拉高）； o. 主机产生 STOP 位，终止传输。 I2C 读写器件控制程序通过上述的讲述，对 I2C 读写器件数据时序有了一定的了解，下面将开始进行控制程序的设计。根据上面 I2C 的基本概念中有关读写时 SDA 与 SCL 时序，不管对于从机还是主机，SDA 上的每一位数据在 SCL 的高电平期间保持不变，而数据的改变总是在 SCL的低电平期间发生。因此，我们可以选用 2 个标志位对时钟 SCL 的高电平和低电平进行标记，如下图所示：scl_high 对 SCL 高电平期间进行标志，scl_low 对 SCL 低电平期间进行标志。这样就可以在 scl_high 有效时读 SDA 数据，在 scl_low 有效时改变数据。scl_high和 scl_low 产生的时序图如图 30.15 所示。图片在本实验中，时钟信号 SCL 采用计数器方法产生，计数器最大计数值为系统时钟频率除以 SCL 时钟频率，即：SCL_CNT_M = SYS_CLOCK/SCL_CLOCK。对于 scl_high 和 scl_low则只需要分别在计数到四分之一的最大值和四分之三的最大值时产生标志位即可，具体的时钟信号 SCL 和标志信号 scl_high、scl_low 产生实现代码如下： //系统时钟采用 50MHz parameter SYS_CLOCK = 50_000_000; //SCL 总线时钟采用 400kHz parameter SCL_CLOCK = 400_000; //产生时钟 SCL 计数器最大值 localparam SCL_CNT_M = SYS_CLOCK/SCL_CLOCK; reg [15:0]scl_cnt; //SCL 时钟计数器 reg scl_vaild; //I2C 非空闲时期 reg scl_high; //SCL 时钟高电平中部标志位 reg scl_low; //SCL 时钟低电平中部标志位 //I2C 非空闲时期 scl_vaild 的产生 always@(posedge Clk or negedge Rst_n) begin if(!Rst_n) scl_vaild <= 1'b0; else if(Wr | Rd) scl_vaild <= 1'b1; else if(Done) scl_vaild <= 1'b0; else scl_vaild <= scl_vaild; end //scl 时钟计数器 always@(posedge Clk or negedge Rst_n) begin if(!Rst_n) scl_cnt <= 16'd0; else if(scl_vaild)begin if(scl_cnt == SCL_CNT_M - 1) scl_cnt <= 16'd0; else scl_cnt <= scl_cnt + 16'd1; end else scl_cnt <= 16'd0; end //scl 时钟,在计数器值到达最大值一半和 0 时翻转 always@(posedge Clk or negedge Rst_n) begin if(!Rst_n) Scl <= 1'b1; else if(scl_cnt == SCL_CNT_M >>1) Scl <= 1'b0; else if(scl_cnt == 16'd0) Scl <= 1'b1; else Scl <= Scl; end //scl 时钟高低电平中部标志位 always@(posedge Clk or negedge Rst_n) begin if(!Rst_n) scl_high <= 1'b0; else if(scl_cnt == (SCL_CNT_M>>2)) scl_high <= 1'b1; else scl_high <= 1'b0; end //scl 时钟低电平中部标志位 always@(posedge Clk or negedge Rst_n) begin if(!Rst_n) scl_low <= 1'b0; else if(scl_cnt == (SCL_CNT_M>>1)+(SCL_CNT_M>>2)) scl_low <= 1'b1; else scl_low <= 1'b0; end上述代码中 Wr 和 Rd 信号为 I2C 进行一次写和读操作的门控使能信号，Done 信号为一次I2C写和读操作完成标志位。（SCL_CNT_M>>2）和(SCL_CNT_M>>1)+(SCL_CNT_M>>2)分别为 1/2 的 SCL_CNT_M 和 3/4 的 SCL_CNT_M 的计数值。在 SCL 时钟总线以及其高低电平标志位产生完成后，接下来的事情就是 SDA 数据线的产生，这个需要根据具体的读写操作时序完成。本实验主要采用状态机实现，根据上面讲述的读写数据的时序关系，设计了如图 30.16 所示的状态转移图，其状态机状态编码采用独热编码，若需要改变状态编码形式，只需改变程序中的 parameter 定义即可。图片根据上面 I2C 基本概念可知，不同的器件其寄存器地址字节数分为 1 字节或和 2 字节地址段，并且有些 I2C 器件是支持多字节的数据读写，所以在设计时考虑到该 I2C 控制器的通用性，我们将设计寄存器地址字节和读取数据个数均可自行设置的 I2C 控制器，用户可根据自己的实际应用情况设置选择与器件对应的寄存器地址字节数或是读写数据的字节数。寄存器地址字节数的可变主要是通过一个计数器对字节数进行计数，当计数值达到指定值后跳转到下一状态，具体的可参见代码。在状态机中，从主机角度来看，SDA 数据线上在写控制、写数据、读控制状态过程是需要串行输出数据，而在读数据状态过程是需要串行输入数据。根据数据在时钟高电平期间保持不变，改变数据在低电平时期的规则，本设计对时钟信号的高低电平进行计数，从而在指定的计数值进行输出或读取数据实现数据的串行输出和串行输入。串行输出和串行输入数据采用任务的形式进行表示，便于在主状态机中多次的调用。图 30.17为计数的过程以及特定状态变化的时序图，这里的特定状态主要是指读/写控制、读/写地址和读/写数据状态。图片图 30.17 中计数器 halfbit_cnt 和数据接收方对发送的响应检测标志位 ack 以及串行输出、输入数据任务的具体代码如下： //sda 串行接收与发送时 scl 高低电平计数器 always@(posedge Clk or negedge Rst_n) begin if(!Rst_n) halfbit_cnt <= 8'd0; else if((main_state == WR_CTRL)|| (main_state == WR_WADDR)|| (main_state == WR_DATA)|| (main_state == RD_CTRL)|| (main_state == RD_DATA))begin if(scl_low | scl_high)begin if(halfbit_cnt == 8'd17) halfbit_cnt <= 8'd0; else halfbit_cnt <= halfbit_cnt + 8'd1; end else halfbit_cnt <= halfbit_cnt; end else halfbit_cnt <= 8'd0; end //数据接收方对发送的响应检测标志位 always@(posedge Clk or negedge Rst_n) begin if(!Rst_n) ack <= 1'b0; else if((halfbit_cnt == 8'd16)&&scl_high&&(Sda==1'b0)) ack <= 1'b1; else if((halfbit_cnt == 8'd17)&&scl_low) ack <= 1'b0; else ack <= ack; end //输出串行数据任务 task send_8bit_data; if(scl_high && (halfbit_cnt == 8'd16)) FF <= 1; else if(halfbit_cnt < 8'd17)begin sda_reg <= sda_data_out[7]; if(scl_low) sda_data_out <= {sda_data_out[6:0],1'b0}; else sda_data_out <= sda_data_out; end else ; endtask //串行数据输入任务 task receive_8bit_data; if(scl_low && (halfbit_cnt == 8'd15)) FF <= 1; else if((halfbit_cnt < 8'd15))begin if(scl_high) sda_data_in <= {sda_data_in[6:0],Sda}; else begin sda_data_in <= sda_data_in; end end else ; endtask对于计数器 halfbit_cnt 只在写控制、写数据、读控制、读数据状态下才进行计数，其他状态为零。代码中 FF 是进行串行输出或输入任务的标志位，当 FF 为 1 时表示退出任务，FF 为 0 时表示进入任务。这样便于在状态机中对任务的调用，以及在指定的时间退出任务。接下来就是主状态机的设计，主状态机的状态转移图上面已经给出，具体转移过程是依据 I2C 读写时序进行的，代码如下： //主状态机 always@(posedge Clk or negedge Rst_n) begin if(!Rst_n)begin main_state <= IDLE; sda_reg <= 1'b1; W_flag <= 1'b0; R_flag <= 1'b0; Done <= 1'b0; waddr_cnt <= 2'd1; wdata_cnt <= 8'd1; rdata_cnt <= 8'd1; end else begin case(main_state) IDLE:begin sda_reg <= 1'b1; W_flag <= 1'b0; R_flag <= 1'b0; Done <= 1'b0; waddr_cnt <= 2'd1; wdata_cnt <= 8'd1; rdata_cnt <= 8'd1; if(Wr)begin main_state <= WR_START; W_flag <= 1'b1; end else if(Rd)begin main_state <= WR_START; R_flag <= 1'b1; end else main_state <= IDLE; end WR_START:begin if(scl_low)begin main_state <= WR_CTRL; sda_data_out <= wr_ctrl_word; FF <= 1'b0; end else if(scl_high)begin sda_reg <= 1'b0; main_state <= WR_START; end else main_state <= WR_START; end WR_CTRL:begin if(FF == 1'b0) send_8bit_data; else begin if(ack == 1'b1) begin//收到响应 if(scl_low)begin main_state <= WR_WADDR; FF <= 1'b0; if(Wdaddr_num == 2'b1) sda_data_out <= Word_addr[7:0]; else sda_data_out <= Word_addr[15:8]; end else main_state <= WR_CTRL; end else//未收到响应 main_state <= IDLE; end end WR_WADDR:begin if(FF == 1'b0) send_8bit_data; else begin if(ack == 1'b1) begin//收到响应 if(waddr_cnt == Wdaddr_num)begin if(W_flag && scl_low)begin main_state <= WR_DATA; sda_data_out <= Wr_data; waddr_cnt <= 2'd1; FF <= 1'b0; end else if(R_flag && scl_low)begin main_state <= RD_START; sda_reg <= 1'b1; end else main_state <= WR_WADDR; end else begin if(scl_low)begin waddr_cnt <= waddr_cnt + 2'd1; main_state <= WR_WADDR; sda_data_out <= Word_addr[7:0]; FF <= 1'b0; end else main_state <= WR_WADDR; end end else//未收到响应 main_state <= IDLE; end end WR_DATA:begin if(FF == 1'b0) send_8bit_data; else begin if(ack == 1'b1) begin//收到响应 if(wdata_cnt == Wrdata_num)begin if(scl_low)begin main_state <= STOP; sda_reg <= 1'b0; wdata_cnt <= 8'd1; end else main_state <= WR_DATA; end else begin if(scl_low)begin wdata_cnt <= wdata_cnt + 8'd1; main_state <= WR_DATA; sda_data_out <= Wr_data; FF <= 1'b0; end else main_state <= WR_DATA; end end else//未收到响应 main_state <= IDLE; end end RD_START:begin if(scl_low)begin main_state <= RD_CTRL; sda_data_out <= rd_ctrl_word; FF <= 1'b0; end else if(scl_high)begin main_state <= RD_START; sda_reg <= 1'b0; end else main_state <= RD_START; end RD_CTRL:begin if(FF == 1'b0) send_8bit_data; else begin if(ack == 1'b1) begin//收到响应 if(scl_low)begin main_state <= RD_DATA; FF <= 1'b0; end else main_state <= RD_CTRL; end else//未收到响应 main_state <= IDLE; end end RD_DATA:begin if(FF == 1'b0) receive_8bit_data; else begin if(rdata_cnt == Rddata_num)begin sda_reg <= 1'b1; if(scl_low)begin main_state <= STOP; sda_reg <= 1'b0; end else main_state <= RD_DATA; end else begin sda_reg <= 1'b0; if(scl_low)begin rdata_cnt <= rdata_cnt + 8'd1; main_state <= RD_DATA; FF <= 1'b0; end else main_state <= RD_DATA; end end end STOP:begin//结束操作 if(scl_high)begin sda_reg <= 1'b1; main_state <= IDLE; Done <= 1'b1; end else main_state <= STOP; end default: main_state <= IDLE; endcase end end主状态机完成后，I2C 控制器设计的大块就解决了，剩下的就是 SDA 数据线的输出了，该数据线采用三态使能输出，具体代码如下: assign Sda = sda_en ? sda_reg : 1'bz;对于使能信号 sda_en 按照上面的时序关系图可知，该信号在不同的状态，其高低电平变化的时刻是有差别的，比如在开始和结束状态，它是一直为高电平的，在写控制、写数据、读控制状态，它是在串行输出一字节数据期间（即 halfbit_cnt < 16 时）为高电平，之外的一个数据为位低电平，而在读数据状态时串行输入一字节数据期间（即halfbit_cnt < 16 时）为低电平电平，之外的一个数据位为高电平。具体代码如下： //SDA 三态使能信号 sda_en always@(*) begin case(main_state) IDLE: sda_en = 1'b0; WR_START,RD_START,STOP: sda_en = 1'b1; WR_CTRL,WR_WADDR,WR_DATA,RD_CTRL: if(halfbit_cnt < 16) sda_en = 1'b1; else sda_en = 1'b0; RD_DATA: if(halfbit_cnt < 16) sda_en = 1'b0; else sda_en = 1'b1; default: sda_en = 1'b0; endcase end本实验设计考虑到了多字节数据的读取情况，所以增加了数据读取和数据写入时的有效标志位信号。主要是标志读取数据时数据有效时刻和写数据时提供待写入数据时刻。具体代码如下： //写数据有效标志位 assign Wr_data_vaild = ((main_state==WR_WADDR)&& (waddr_cnt==Wdaddr_num)&& (W_flag && scl_low)&& (ack == 1'b1))|| ((main_state == WR_DATA)&& (ack == 1'b1)&&(scl_low)&& (wdata_cnt != Wrdata_num)); //读数据有效标志位前寄存器 assign rdata_vaild_r = (main_state == RD_DATA) &&(halfbit_cnt == 8'd15)&&scl_low; //读出数据有效标志位 always@(posedge Clk or negedge Rst_n) begin if(!Rst_n) Rd_data_vaild <= 1'b0; else if(rdata_vaild_r) Rd_data_vaild <= 1'b1; else Rd_data_vaild <= 1'b0; end //读出的有效数据 always@(posedge Clk or negedge Rst_n) begin if(!Rst_n) Rd_data <= 8'd0; else if(rdata_vaild_r) Rd_data <= sda_data_in; else Rd_data <= Rd_data; end到目前为止，整个 I2C 控制器的设计就完成了，接下来就进入仿真环节，我们需要EEPROM 的仿真模型进行仿真，这样能更好的检验 I2C 控制器设计的是否存在问题，以便后面进行优化改进。本实验采用的是镁光官网提供的 EEPROM 仿真模型，具体下载网址为 http://www.microchip.com/zh/design-centers/memory/serial-eeprom/verilog-ibis-models，我们选择两个具有代表性的模型进行仿真，分别为 1 字节寄存器地址段的 24LC04B 和 2 字节寄存器地址段的 24LC64 仿真模型，利用这两个模型对我们设计的 I2C 控制器进行仿真。如图 30.18 为仿真验证的结构框图。图片这里我们对 1 字节寄存器地址段的 24LC04B 和 2 字节寄存器地址段的 24LC64 仿真模型的器件地址{A3,A2,A1}分别设置为 3’b001 和 3’b000，仿真时为了能分别对不同型号的模型进行仿真，在编写的 testbench 文件中采用了申明方法去选择当前使用哪个模型进行仿真，具体代码如下： `timescale 1ns/1ns `define CLK_PERIOD 20 //仿真模型选择 //`define TEST_M24LC64 //24LC64 `define TEST_M24LC04 //24LC04 module I2C_tb; reg Clk; //系统时钟 reg Rst_n; //系统复位信号 reg [15:0] Word_addr; //I2C 器件寄存器地址 reg Wr; //I2C 器件写使能 reg [7:0] Wr_data; //I2C 器件写数据 wire Wr_data_vaild;//I2C 器件写数据有效标志位 reg Rd; //I2C 器件读使能 wire[7:0] Rd_data; //I2C 器件读数据 wire Rd_data_vaild;//I2C 器件读数据有效标志位 wire Scl; //I2C 时钟线 wire Sda; //I2C 数据线 wire Done; //对 I2C 器件读写完成标识位 localparam NUM = 6'd4; //单次读写数据字节数 `ifdef TEST_M24LC64 localparam DevAddr = 3'b000; //I2C 器件的器件地址 localparam WdAr_NUM= 2; //I2C 器件的存储器地址字节数 `elsif TEST_M24LC04 localparam DevAddr = 3'b001; //I2C 器件的器件地址 localparam WdAr_NUM= 1; //I2C 器件的存储器地址字节数 `endif I2C I2C( .Clk(Clk), .Rst_n(Rst_n), .Rddata_num(NUM), .Wrdata_num(NUM), .Wdaddr_num(WdAr_NUM), .Device_addr(DevAddr), .Word_addr(Word_addr), .Wr(Wr), .Wr_data(Wr_data), .Wr_data_vaild(Wr_data_vaild), .Rd(Rd), .Rd_data(Rd_data), .Rd_data_vaild(Rd_data_vaild), .Scl(Scl), .Sda(Sda), .Done(Done) ); `ifdef TEST_M24LC64 M24LC64 M24LC64( .A0(1'b0), .A1(1'b0), .A2(1'b0), .WP(1'b0), .SDA(Sda), .SCL(Scl), .RESET(!Rst_n) ); `elsif TEST_M24LC04 M24LC04B M24LC04( .A0(1'b1), .A1(1'b0), .A2(1'b0), .WP(1'b0), .SDA(Sda), .SCL(Scl), .RESET(!Rst_n) ); `endif //系统时钟产生 initial Clk = 1'b1; always #(`CLK_PERIOD/2)Clk = ~Clk; initial begin Rst_n = 0; Word_addr = 0; Wr = 0; Wr_data = 0; Rd = 0; #(`CLK_PERIOD*200 + 1) Rst_n = 1; #200; `ifdef TEST_M24LC64 //仿真验证 24LC64 模型 //写入 20 组数据 Word_addr = 0; Wr_data = 0; repeat(20)begin Wr = 1'b1; #(`CLK_PERIOD); Wr = 1'b0; repeat(NUM)begin //在写数据有效前给待写入数据 @(posedge Wr_data_vaild) Wr_data = Wr_data + 1; end @(posedge Done); #2000; Word_addr = Word_addr + NUM; end #2000; //读出刚写入的 20 组数据 Word_addr = 0; repeat(20)begin Rd = 1'b1; #(`CLK_PERIOD); Rd = 1'b0; @(posedge Done); #2000; Word_addr = Word_addr + NUM; end `elsif TEST_M24LC04 //仿真验证 24LC04 模型 //写入 20 组数据 Word_addr = 100; Wr_data = 100; repeat(20)begin Wr = 1'b1; #(`CLK_PERIOD); Wr = 1'b0; repeat(NUM)begin //在写数据有效前给待写入数据 @(posedge Wr_data_vaild) Wr_data = Wr_data + 1; end @(posedge Done); #2000; Word_addr = Word_addr + NUM; end #2000; //读出刚写入的 20 组数据 Word_addr = 100; repeat(20)begin Rd = 1'b1; #(`CLK_PERIOD); Rd = 1'b0; @(posedge Done); #2000; Word_addr = Word_addr + NUM; end `endif #5000; $stop; end endmodule在 testbench 文件中，通过对 EEPROM 模型进行 20 写操作，每次写字节数为NUM，然后对 EEPROM 模型在刚写入数据的地址段进行读操作，通过比较读出和写入的数据验证 I2C 控制器设计是否正确。这里分别通过申明选择 TEST_M24LC64 或TEST_M24LC04 来作为当前的仿真模型。如图 30.19 所示为 2 字节地址的 EEPROM模型 24LC64 仿真结果。图 30.20 和图 30.21 分别为型号 24LC64 仿真模型写操作时序和读操作时序放大后的波形图。图片图片同样的方式选择 24LC04 型号 EEPROM 模型进行仿真，如图 30.22 所示为 1 字节地址的 EEPROM 模型 24LC604 仿真结果。图 30.23 和图 30.24 分别为型号24LC604 仿真模型写操作时序和读操作时序放大后的波形图。图片通过观察图 30.21 和图 30.24 的时序波形发现，在读操作时序结果中，读出的数据中某些位是高阻态，仔细观察波形可知，高阻态的位置正好是需要输出高电平的位置，这个的原因是 EEPROM 的仿真模型是完全与实际的器件是一样的，对于器件来说，只在输出 0 时将数据线拉低，而在高阻态或本应该为高电平的时刻都是设置为高阻态的，这个在仿真模型的代码中也有体现，具体体现这一点的代码如下： bufif1 (SDA, 1'b0, SDA_DriveEnableDlyd);图片其中，器件地址包括器件的地址字节数和 3 位的器件地址，具体分配如下：图片功能码主要是区分是写数据操作还是读数据操作，为了方便，我们直接规定，功能码为 0xf1 表示写数据操作，0xf2 表示读数据操作；起始地址是我们要读写数据的第一个地址；数据字节数表示要写入或读取的数据的字节个数，后面的数据 1 到数据n 表示要写入的 n 个数据，对于读操作没有这部分。如图 30.25 为该实验整体的设计框图。图片有关串口发送和接收以及 fifo 模块在前面章节都已经进行了讲解，这里就不重复讲解了，这里重点讲解命令解析模块的设计，命令解析模块的主要作用是对串口接收的数据进行解析，通过对接收的数据进行解析分析判断出是进行何种操作。根据我们自己规定的数据协议，进行如下的设计，首先我们将串口发送的数据的前 4 个数据存入一个缓冲区数据内，通过对功能码识别判断是写操作还是读操作，如果是写操作，就将后面待写入的数据存入 fifo 中；同时将器件地址、地址字节数、起始地址、数据字节数赋值给 I2C 对应的信号线；如果是读操作，就在前 4 个字节接收完成后将器件地址、地址字节数、起始地址、数据字节数赋值给 I2C 对应的信号线，同时给 I2C 控制器模块的读使能给一个时钟周期的门控信号，使能 I2C 的读操作。读出的数据同样也是先存放在另外一个 fifo 中，然后送给串口发送模块发出。具体实现代码如下： module cmd_analysis( Clk, Rst_n, Rx_done, Rx_data, Wfifo_req, Wfifo_data, Rddata_num, Wrdata_num, Wdaddr_num, Device_addr, Word_addr, Rd ); input Clk; //系统时钟 input Rst_n; //系统复位 input Rx_done; //串口接收一字节数据完成 input[7:0] Rx_data; //串口接收一字节数据 output reg Wfifo_req; //写 fifo 请求信号 output reg[7:0] Wfifo_data; //写 fifo 数据 output reg[5:0] Rddata_num; //I2C 总线连续读取数据字节数 output reg[5:0] Wrdata_num; //I2C 总线连续读取数据字节数 output reg[1:0] Wdaddr_num; //I2C 器件数据地址字节数 output reg[2:0] Device_addr; //EEPROM 器件地址 output reg[15:0] Word_addr; //EEPROM 寄存器地址 output reg Rd; //EEPROM 读请求信号 reg [7:0] buff_data[4:0];//串口接收数据缓存器 //串口接收数据计数器 reg [7:0]byte_cnt; always@(posedge Clk or negedge Rst_n) begin if(!Rst_n) byte_cnt <= 8'd0; else if(Rx_done && byte_cnt==8'd4)begin if(buff_data[1]==8'hf2) //读数据指令 byte_cnt <= 8'd0; else if(buff_data[1]==8'hf1) //写数据指令 byte_cnt <= byte_cnt + 8'd1; else byte_cnt <= 8'd0; //错误指令 end else if(Rx_done)begin if(byte_cnt == 8'd4 + buff_data[4]) byte_cnt <= 8'd0; else byte_cnt <= byte_cnt + 8'd1; end else byte_cnt <= byte_cnt; end //串口接收数据缓存器 always@(posedge Clk or negedge Rst_n) begin if(!Rst_n)begin buff_data[0] <= 8'h00; buff_data[1] <= 8'h00; buff_data[2] <= 8'h00; buff_data[3] <= 8'h00; buff_data[4] <= 8'h00; end else if(Rx_done && byte_cnt<5) buff_data[byte_cnt] <= Rx_data; else ; end //写 fifo 请求信号 Wfifo_req always@(posedge Clk or negedge Rst_n) begin if(!Rst_n) Wfifo_req <= 1'b0; else if(byte_cnt >8'd4 && Rx_done) Wfifo_req <= 1'b1; else Wfifo_req <= 1'b0; end //写 fifo 数据 Wfifo_data always@(posedge Clk or negedge Rst_n) begin if(!Rst_n) Wfifo_data <= 8'd0; else if(byte_cnt > 8'd4 && Rx_done) Wfifo_data <= Rx_data; else Wfifo_data <= Wfifo_data; end //EEPROM 读请求信号 Rd always@(posedge Clk or negedge Rst_n) begin if(!Rst_n) Rd <= 1'b0; else if(byte_cnt == 8'd4 && Rx_done && buff_data[1]==8'hf2) Rd <= 1'b1; else Rd <= 1'b0; end //指令完成标志位 reg cmd_flag; always@(posedge Clk or negedge Rst_n) begin if(!Rst_n) cmd_flag <= 1'b0; else if((byte_cnt == 8'd4)&& Rx_done) cmd_flag <= 1'b1; else cmd_flag <= 1'b0; end //EEPROM 读写数据、寄存器地址字节数，器件地址，寄存器地址 always@(posedge Clk or negedge Rst_n) begin if(!Rst_n)begin Rddata_num <= 6'd0; Wrdata_num <= 6'd0; Wdaddr_num <= 2'd0; Device_addr <= 3'd0; Word_addr <= 16'd0; end else if(cmd_flag == 1'b1)begin Rddata_num <= buff_data[4][5:0]; Wrdata_num <= buff_data[4][5:0]; Wdaddr_num <= buff_data[0][5:4]; Device_addr <= buff_data[0][2:0]; Word_addr <= {buff_data[2],buff_data[3]}; end else ; end endmodule下面编写 testbench 测试文件对设计的命令解析模块进行仿真验证，该仿真主要是分别模拟发送写数据操作和读数据操作指令，来观察相应的输出时序波形结果。通过仿真时序结果可以对该模块进行优化改进，具体的 testbench 文件如下： `timescale 1ns/1ns `define CLK_PERIOD 20 module cmd_analysis_tb; reg Clk; reg Rst_n; reg Rx_done; reg [7:0] Rx_data; wire Wfifo_req; wire[7:0] Wfifo_data; wire[5:0] Rddata_num; wire[5:0] Wrdata_num; wire[1:0] Wdaddr_num; wire[2:0] Device_addr; wire[15:0] Word_addr; wire Rd; reg [15:0] addr; reg [7:0] data_num; reg [7:0] wr_data; reg [39:0] wdata_cmd; reg [39:0] rdata_cmd; cmd_analysis cmd_analysis( .Clk(Clk), .Rst_n(Rst_n), .Rx_done(Rx_done), .Rx_data(Rx_data), .Wfifo_req(Wfifo_req), .Wfifo_data(Wfifo_data), .Rddata_num(Rddata_num), .Wrdata_num(Wrdata_num), .Wdaddr_num(Wdaddr_num), .Device_addr(Device_addr), .Word_addr(Word_addr), .Rd(Rd) ); //写 FIFO 模块例化 fifo_wr wr( .clock(Clk), .data(Wfifo_data), .rdreq(), .wrreq(Wfifo_req), .empty(), .full(), .q(), .usedw() ); //系统时钟产生 initial Clk = 1'b1; always #(`CLK_PERIOD/2)Clk = ~Clk; initial begin Rst_n = 0; Rx_done = 0; Rx_data = 0; addr = 0; data_num = 0; wr_data = 0; wdata_cmd = 0; rdata_cmd = 0; #(`CLK_PERIOD*200 + 1) Rst_n = 1; #200; addr = 0; data_num = 4; wr_data = 0; send_uart_data_wr; //写数据 #500; send_uart_data_rd; //读数据 #500; addr = 4; data_num = 8; wr_data = 20; send_uart_data_wr; //写数据 #500; send_uart_data_rd; //读数据 #500; $stop; end //串口发送写数据命令和待写入数据任务 task send_uart_data_wr; begin //写数据指令 wdata_cmd = {8'h21,8'hf1,addr[15:8],addr[7:0],data_num}; //发送写数据指令 repeat(5)begin Rx_done = 1; Rx_data = wdata_cmd[39:32]; #(`CLK_PERIOD) Rx_done = 0; #500; wdata_cmd = {wdata_cmd[31:0],8'h00}; end //待写入数据 Rx_data = wr_data; repeat(data_num)begin Rx_done = 1; Rx_data = Rx_data + 1; #(`CLK_PERIOD) Rx_done = 0; #500; end end endtask //串口发送读数据命令任务 task send_uart_data_rd; begin //读数据指令 rdata_cmd = {8'h21,8'hf2,addr[15:8],addr[7:0],data_num}; //发送读数据指令 repeat(5)begin Rx_done = 1; Rx_data = rdata_cmd[39:32]; #(`CLK_PERIOD) Rx_done = 0; #500; rdata_cmd = {rdata_cmd[31:0],8'h00}; end end endtask endmodule仿真过程主要是模拟命令解析模块接收到写或读 EEPROM 操作指令后的操作是否和我们设计想要达到的目标是否一致。这里的写或读数据指令均采用任务的形式，写数据指令下待写入的数据是采用给定一个值的基础上递增进行赋值的。命令解析模块仿真的结果如图 30.26 所示。图片根据波形时序图，在模拟发送写操作命令 0x21,0xf1,0x00,0x00,0x04,0x06,0x07,0x08,0x09 时，在接收完数据字节数这个数据后，后面收到的数据就存入到 fifo 中去了，与我们设计的是一致的，同理可以分析读数据操作命令，也是没有问题的，这样命令解析模块就设计完成了。下面就是整个系统的设计，如图 30.25 整体设计框图中，在 I2C 写数据操作之前和读数据后分别加入了 fifo 模块，因为串口读写速度和 I2C 读写速度不一样，在这之间加入的 fifo 模块具有读写时钟不一致的特点，可以对数据进行一个缓存，这样就能解决前后速度不一样的问题，这里的两个 fifo 均设置的是读取数据在读请求前有效，这样设计的目的是为了与其他模块待输入数据与使能信号相匹配，里面的 fifo模块都是通过 QuartusII 软件生成的 IP 核，fifo 输入输出数据位宽均设置为 8位，深度设置为 64（多字节读取最多支持 32 字节，稍大于这个数就可以了）。在各模块均设计完成后，整个系统的顶层电路设计就显得比较简单了，根据设计的系统框图进行整合就可以了。整个系统设计的代码如下： module uart_eeprom( Clk, Rst_n, Uart_rx, Uart_tx, Sda, Scl ); parameter Baud_set = 3'd4;//波特率设置,这里设置为 115200 input Clk; //系统时钟 input Rst_n; //系统复位 input Uart_rx; //串口接收 output Uart_tx; //串口发送 inout Sda; //I2C 时钟线 output Scl; //I2C 数据线 wire [7:0] Rx_data; //串口接收一字节数据 wire Rx_done; //串口接收一字节数据完成 wire wfifo_req; //写 FIFO 模块写请求 wire [7:0] wfifo_data; //写 FIFO 模块写数据 wire [5:0] wfifo_usedw; //写 FIFO 模块已写数据量 wire [5:0] rfifo_usedw; //读 FIFO 模块可读数据量 wire rfifo_rdreq; //读 FIFO 模块读请求 wire [5:0] Rddata_num; //I2C 总线连续读取数据字节数 wire [5:0] Wrdata_num; //I2C 总线连续写取数据字节数 wire [1:0] Wdaddr_num; //EEPROM 数据地址字节数 wire [2:0] Device_addr; //EEPROM 地址 wire [15:0] Word_addr; //EEPROM 寄存器地址 wire Wr; //EEPROM 写使能 wire [7:0] Wr_data; //EEPROM 写数据 wire Wr_data_vaild;//EEPROM 写数据有效标志位 wire Rd; //EEPROM 读使能 wire [7:0] Rd_data; //EEPROM 读数据 wire Rd_data_vaild;//EEPROM 读数据有效标志位 wire Done; //EEPRO 读写完成标识位 wire tx_en; //串口发送使能 wire [7:0] tx_data; //串口待发送数据 wire tx_done ; //一次串口发送完成标志位 //串口接收模块例化 uart_byte_rx uart_rx( .Clk(Clk), .Rst_n(Rst_n), .Rs232_rx(Uart_rx), .baud_set(Baud_set), .Data_Byte(Rx_data), .Rx_Done(Rx_done) ); //指令解析模块例化 cmd_analysis cmd_analysis( .Clk(Clk), .Rst_n(Rst_n), .Rx_done(Rx_done), .Rx_data(Rx_data), .Wfifo_req(wfifo_req), .Wfifo_data(wfifo_data), .Rddata_num(Rddata_num), .Wrdata_num(Wrdata_num), .Wdaddr_num(Wdaddr_num), .Device_addr(Device_addr), .Word_addr(Word_addr), .Rd(Rd) ); //写缓存 fifo 模块例化 fifo_wr fifo_wr( .clock(Clk), .data(wfifo_data), .rdreq(Wr_data_vaild), .wrreq(wfifo_req), .empty(), .full(), .q(Wr_data), .usedw(wfifo_usedw) ); //EEPROM 写使能 assign Wr = (wfifo_usedw == Wrdata_num)&& (wfifo_usedw != 6'd0); //I2C 控制模块例化 I2C I2C( .Clk(Clk), .Rst_n(Rst_n), .Rddata_num(Rddata_num), .Wrdata_num(Wrdata_num), .Wdaddr_num(Wdaddr_num), .Device_addr(Device_addr), .Word_addr(Word_addr), .Wr(Wr), .Wr_data(Wr_data), .Wr_data_vaild(Wr_data_vaild), .Rd(Rd), .Rd_data(Rd_data), .Rd_data_vaild(Rd_data_vaild), .Scl(Scl), .Sda(Sda), .Done(Done) ); //读缓存 fifo 模块例化 fifo_rd fifo_rd( .clock(Clk), .data(Rd_data), .rdreq(rfifo_rdreq), .wrreq(Rd_data_vaild), .empty(), .full(), .q(tx_data), .usedw(rfifo_usedw) ); //串口发送使能 assign tx_en = ((rfifo_usedw == Rddata_num)&&Done)|| ((rfifo_usedw < Rddata_num)&& (rfifo_usedw >0)&&tx_done); //读 FIFO 模块读请求 assign rfifo_rdreq = tx_en; //串口发送模块例化 uart_byte_tx uart_tx( .Clk(Clk), .Rst_n(Rst_n), .send_en(tx_en), .baud_set(Baud_set), .Data_Byte(tx_data), .Rs232_Tx(Uart_tx), .Tx_Done(tx_done), .uart_state() ); endmodule下面对设计的整个系统进行编写 testbench 文件来仿真验证，整个仿真主要是通过串口发送模块模拟对该系统发送指令进行仿真验证，这里就只选用 M24LC64 这个仿真模型进行仿真，M24LC04 的仿真模型类似（读者可尝试对该模型进行仿真），编写的 testbench 文件具体代码如下： `timescale 1ns/1ns `define CLK_PERIOD 20 module uart_eeprom_tb; reg Clk; reg Rst_n; reg tx_en; reg [7:0] tx_data; wire tx_done; wire Uart_rx; wire Uart_tx; wire Sda; wire Scl; reg [15:0] addr; reg [7:0] data_num; reg [7:0] wr_data; reg [39:0] wdata_cmd; reg [39:0] rdata_cmd; localparam Baud_set = 3'd4; //波特率设置,这里设置为 115200 localparam DevAddr = 3'b000;//I2C 器件的器件地址 localparam WdAr_NUM = 2'd2; //I2C 器件的存储器地址字节数 //串口发送模块例化 uart_byte_tx uart_tx( .Clk(Clk), .Rst_n(Rst_n), .send_en(tx_en), .baud_set(Baud_set), .Data_Byte(tx_data), .Rs232_Tx(Uart_rx), .Tx_Done(tx_done), .uart_state() ); //串口读写 EEPROM 模块例化 uart_eeprom #(.Baud_set(Baud_set)) uart_eeprom( .Clk(Clk), .Rst_n(Rst_n), .Uart_rx(Uart_rx), .Uart_tx(Uart_tx), .Sda(Sda), .Scl(Scl) ); //EEPROM 模型例化 M24LC64 M24LC64( .A0(1'b0), .A1(1'b0), .A2(1'b0), .WP(1'b0), .SDA(Sda), .SCL(Scl), .RESET(!Rst_n) ); //系统时钟产生 initial Clk = 1'b1; always #(`CLK_PERIOD/2)Clk = ~Clk; initial begin Rst_n = 0; tx_data = 0; tx_en = 0; addr = 0; data_num = 0; wr_data = 0; wdata_cmd = 0; rdata_cmd = 0; #(`CLK_PERIOD*200 + 1) Rst_n = 1; #200; addr = 0; data_num = 4; wr_data = 0; send_uart_data_wr;//写数据 @(posedge uart_eeprom.I2C.Done); #500; send_uart_data_rd;//读数据 @(posedge uart_eeprom.I2C.Done); #500; addr = 4; data_num = 8; wr_data = 20; send_uart_data_wr;//写数据 @(posedge uart_eeprom.I2C.Done); #500; send_uart_data_rd;//读数据 @(posedge uart_eeprom.I2C.Done); //从 EEPROM 读出的数据串口发送出去，等待发送完成 repeat(data_num)begin @(posedge uart_eeprom.tx_done); end #5000; $stop; end //串口发送写数据命令和待写入数据任务 task send_uart_data_wr; begin //写数据指令 wdata_cmd = {{2'b00,WdAr_NUM,1'b0,DevAddr},8'hf1, addr[15:8],addr[7:0],data_num}; //发送写数据指令 repeat(5)begin tx_en = 1; tx_data = wdata_cmd[39:32]; #(`CLK_PERIOD) tx_en = 0; @(posedge tx_done) #100; wdata_cmd = {wdata_cmd[31:0],8'h00}; end //待写入数据 tx_data = wr_data; repeat(data_num)begin tx_en = 1; tx_data = tx_data + 1; #(`CLK_PERIOD) tx_en = 0; @(posedge tx_done) #100; end end endtask //串口发送读数据命令任务 task send_uart_data_rd; begin //读数据指令 rdata_cmd = {{2'b00,WdAr_NUM,1'b0,DevAddr},8'hf2, addr[15:8],addr[7:0],data_num}; //发送读数据指令 repeat(5)begin tx_en = 1; tx_data = rdata_cmd[39:32]; #(`CLK_PERIOD) tx_en = 0; @(posedge tx_done) #100; rdata_cmd = {rdata_cmd[31:0],8'h00}; end end endtask endmodule仿真过程主要是通过串口发送模块模拟对该系统发送读写指令进行仿真验证，分别进行了 2 次写和读指令的发送，读指令主要是对刚写入地址的数据进行读出，我们可以通过观察时序波形图，比较写入数据与读出数据是否一致来验证系统设计的正确性。如图 30.27 为系统仿真波形时序图。图片分别对一次写数据指令和一次读数据指令的波形进行放大后观察分析，如图 30.28 和图30.29 分别为一次对 EEPROM 写数据过程和读数据过程的波形时序图。图片这次写数据过程的仿真是通过串口发送模块模拟发送指令数据 0x21,0xf1,0x00,0x00,0x04,0x05,0x06,0x07,0x08，向 EEPROM 中起始地址为 0 开始写入 0x05,0x06,0x07,0x08 四个数据，可以通过观察图 30.28 的中 SDA 和 SCL 波形图分析得知，写入的数据确实是这四个数据，说明系统中串口写 EEPROM 部分是没有问题的。读数据过程的仿真是通过串口发送模块模拟发送指令数据 0x21,0xf2,0x00,0x00,0x04，向 EEPROM 中起始地址为 0 开始读出四个数据，通过观察图 30.29 的中 SDA和 SCL 波形图分析得知，读出的四个数据为 0x05,0x06,0x07,0x08，与之前在这些地址写入的数据是一致的，说明这次的读数据时没有问题的，同样的方式经过多次的验证，串口读写 EEPROM 系统是可以正常工作的。仿真验证进行完成后，接下来就是进行板级验证，先是引脚的分配，本实验板级验证平台是 AC620 开发板，根据开发板的引脚分配表对本实验所用引脚进行分配。如图 30.30 是 AC620 开发板上 EEPROM 部分的硬件原理图，在引脚分配之前，是需要对这一块硬件电路有所了解的。图片细心的读者会发现，I2C 时钟线 SCL 和 I2C 数据线没有进行硬件上拉处理，与前面讲解的需要上拉处理不一样，可能会猜想是硬件设计的问题。这里我说明一下，硬件设计是没有问题的，因为对于 FPGA 是可以通过软件对引脚进行上拉处理的，这个也是本实验包含的一个知识点。通过 Quartus II 软件将管脚设置为上拉电阻（弱上拉）的方法，具体的步骤如下： 1.在菜单 Assignments 中选择 Pin Planner，也可以直接点击面板上引脚分配的图标图片 2.这样进入引脚分配的界面，在弹出的 Pin Planner 界面的 All Pins 区域里点击鼠标右键，找到 Customize Columns。图片在弹出的 Customize Columns 对话框的左列表框选择 Weak Pull-Up Resistor，再点击，把 Weak Pull-Up Resistor 添加到右列表框，这样在 Pin Planner 的 All Pins 区域里就有一列 Weak Pull-Up Resistor 的设置项。图片再把需要上拉的 SDA 和 SCL 在其对应的 Weak Pull-Up Resistor 列的位置双极鼠标左键，就会弹出一个 Off/On 的选项，选上 On 就可以了。最后完成后的设置如下：图片引脚分配和上拉设置完成后，对我们设计的系统顶层文件进行综合布局布线生成 sof 下载文件，然后下载到 AC620 实验平台进行板级验证。板级验证需要用到串口软件工具，这里使用的是名叫格西烽火的串口工具，选择对应的开发板的串口号和波特率，系统设计的波特率在顶层文件 uart_eeprom 中可进行设置，这里我们设置的波特率为115200bps。板级验证时，我们先往 EEPROM 里写入一些数据，也就是在串口发送 6 组数据，每组数据写入四个数据；写完后发送读数据命令，读出写入的数据，分两次读，一次读 20个数据，一次读 4 个数据，具体的发送读写指令操作和串口接收的数据如下图：图片从串口发送和接受的数据分析可得，从 EEPROM 读出的 20 个数据和写入的 20 个数据是一样的，这就说明，设计的整个系统是工作正常的，读者可以多次进行多组测试来验证设计的完整性，整个的测试还可以利用 Quartus II 软件中的 SignalTap II Logic Analyzer 工具对 SDA 和 SCL 的波形进行抓取分析系统设计的正确性，这里就不详细的说明了，读者可以自己进行尝试。整个串口读写 EEPROM 的系统设计就算完成了，里面还有很多需要完善的地方，读者可以在学习完成后，对本实验进行改进和拓展。本节小结本节主要从二线制 I2C 协议的基本知识和概念、 I2C 器件之间数据通信过程，比较全面的了解了 I2C 协议，并以此设计一个可进行读写操作的 I2C 控制器，结合前面设计的串口收发模块和 FIFO 模块设计了一个简易应用，实现了串口对 EEPROM 存储器的读写功能，并进行相应的板级验证。读者可以在此基础上进行一定的优化和拓展，AC620实验开发板上还有音频模块和时钟模块挂在在 I2C 总线上，读者可以利用这些模块实现更丰富的应用

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刘航宇 3年前
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