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2023-04-02
【数字IC笔面必备】同步FIFO与异步FIFO 摘要本文介绍了同步FIFO和异步FIFO的工作原理，重点讲解了异步FIFO的关键技术，包括格雷码编码和时钟同步，以及如何通过格雷码编码解决异步系统中空满状态的判断问题。关键词：同步FIFO, 异步FIFO, FIFO, 格雷码, 跨时钟域同步FIFO 同步FIFO相对异步FIFO较为简单，FIFO：先入先出 FIFO原则：满不能写，空不能读。关键：full和empty信号如何产生？方法1：用长度计数器factor。执行一次写操作，factor加1，执行一次读操作，factor减1。方法2：地址位扩展一位，用最高位来判断空满。读地址=写地址，则空；读地址与写地址相差一个存储空间长度，则满。对于方法1来说比较简单，本文重点讲异步FIFO，对于同步FIFO我们给出伪代码，读者自行补全该模块全部代码。图片图片图片图片异步FIFO 异步FIFO的整体结构大致如下： Write_control:控制写操作与满信号（w_full）的判断与产生。 Read_control:控制读操作与空信号(r_empty)的判断与产生。 RAM:双端口数据存取RAM。 Bin_to_gray:二进制码转格雷码模块。用于将读写地址二进制码转成格雷码。 SYN：跨时钟同步模块，即将读地址的格雷码（r_g_addr）向w_clk同步；将写地址的格雷码（w_g_addr）向r_clk同步。主要操作就是通过寄存器打两拍。图片使用扩展地址位来判断空满，读写信号时钟不同。关键在于格雷码使用，同步可以不用格雷码，异步两时钟不一样，采用出错概率大，普通二进制码会出现多个错误，而格雷码每次跳转只会有一位发生变化，出错概率小且顶多是使得FIFO的读或者写操作暂停。详细解释：图片在中间状态采样，这个是不可能避免的，这是异步系统天生的缺陷。我们的目标是:即使在中间状态采样，也不能影响空满状态的判断。符合这个要求的编码方式是:每次只能有1个bit发生改变。为什么这么说呢?因为当只有一一个bit发生改变时，即使在中间状态采样，其结果也不外乎两种:递增前原指针和递增后新指针。显然递增后新指针是最新情况的反映，如果采样到这个指针，那么和我们的设计预期是一致的，如果采样到递增前的原指针，会有什么结果呢?假设现在采样读指针，那么最坏的情况就是把“不满”判断成了“满”，使得本来被允许的写操作被禁止了，但是这并不会对逻辑产生影响，只是带来了写操作的延迟。同样的，如果现在采样写指针，那么最坏的情况就是把“不空”判断成“空”，使得本来被允许的读操作被禁止了,但是这也不会对逻辑产生影响，只是带来了读操作的延迟显然每次之变化1个bit的编码方案可以有效解决中间态下空满状态的判断问题，格雷码就是这样一种编码。关键点解释 1.跨时钟域传递信号做时钟同步一般通过打两拍。 2.采用格雷码编码(解决汇聚问题)，因为格雷码每次跳转只会有一位发生变化，所以如果出现不确定状态也只会有两种状况，即正确变化了和不变。因此在读写时钟不一样的情况下，纵使读写地址每bit同步过程中出现延时不一致，也不会使得FIFO在实际空或者满之后，FIFO却没有正确的产生出空满信号。只有可能是实际没有空或者满，但产生了空满信号，但这对于FIFO的功能不会有影响，只会使得FIFO的读或者写操作暂停。 3.读比写时钟更快，只会只出现实际没满，但误判为满；不会对功能（数据流）造成错误。 4.写比读时钟更快，只会出现实际没空，但误判为空；不会对功能（数据流）造成错误。 verilog格雷码生成观察下面码表，格雷码最高位与原码一致，其它位对应原码相邻两位相互异或的结果图片 module bin_to_gray #( parameter WIDTH_D = 5 )( input [WIDTH_D-1:0] bin_c, output [WIDTH_D-1:0] gray_c ); wire h_b; assign h_b = bin_c[WIDTH_D-1]; reg [WIDTH_D-2:0] gray_c_d; integer i; always @( * ) for( i=0;i<WIDTH_D-1;i=i+1 ) gray_c_d[i] = bin_c[i]^bin_c[i+1]; assign gray_c = {h_b,gray_c_d}; endmodule源程序下载

FPGA&ASIC # ASIC/FPGA # 笔试面试

刘航宇 3年前
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HFSS软件笔记摘要本文介绍了HFSS软件在电磁场仿真中的应用，包括边界条件、激励方式、求解类型、数据后处理等功能，并详细阐述了HFSS在优化设计、参数扫描、灵敏度分析和统计分析等方面的应用。关键词：HFSS, 电磁场仿真, 麦克斯韦方程, 边界条件, 激励方式目录一、HFSS中的边界条件（Boundaries）二、HFSS中的激励方式（Excitation）三、求解类型和求解设置四、HFSS中的变量和Optimetrics模块的使用五、HFSS的数据后处理六、天线问题的数据后处理 # HFSS软件学习笔记一、HFSS中的边界条件（Boundaries）边界条件定义了求解区域的边界以及不同物体交界处的电磁场特性，是求解麦克斯韦方程的基础。只有在假定场矢量是单值、有界、并且沿空间连续分布的前提下，微分形式的麦克斯韦方程组才是有效的；而在求解区域的边界、不同介质的交界处和场源处，场矢量是不连续的，那么场的导数也就失去了意义。边界条件就是定义跨越不连续边界处的电磁场的特性，因此，正确地理解、定义并设置边界条件，是正确使用HFSS仿真分析电磁场场特性的前提。边界条件的类型：理想导体边界（Perfect E）电场矢量垂直于物体表面，有两种边界被自动设为理想导体边界条件： 1、任何与背景相关联的物体表面将被自动定义为理想导体边界，并命名为outer边界 2、材料设为PEC（理想电导体）的物体表面被自动定义为理想导体边界，并命名为smental 理想磁边界/自然边界（Perfect H）电场矢量与物体表面相切，磁场矢量与物体表面垂直。自然边界（Natural）：当理想导体边界和理想磁边界出现交叠时，理想磁边界也称为自然边界注意：在理想导体边界上叠加理想磁边界将去掉理想导体边界的特性，相当于在理想导体表面开个口，允许电场穿过。有限导体边界（Finite Conductivity）有耗导体/非理性导体边界条件，电场垂直于物体表面，在电磁波的传播方向上电场会愈来愈小用户需要设置的参数：导电率和导磁率注意：当物体的材料设置为非理想导体（如铜、铝等金属材料）时，其表面自动定义为有限导体边界条件。辐射边界（Radiation）用于模拟开放的自由空间，模拟波辐射到空间的无限远处的情况，常用于天线问题的分析。当结构中包含辐射边界条件时，HFSS会自动计算结构的远区场。（使用Perfect H边界条件模拟开放空间时，不会计算远区场）辐射边界条件是自由空间的近似，这种近似的准确程度取决于波的传播方向与辐射边界之间的角度，以及辐射源与边界之间的距离。辐射边界在各个方向上距离辐射体一般不小于1/4个波长。对称边界（Symmetry）模拟理想电壁或理想磁壁对称面，应用对称边界可以构造结构时仅构造一部分，减小结构的尺寸和设计的复杂性，缩短计算时间。定义对称平面时，需要遵循以下原则： 1、对称平面必须暴露在背景中 2、对称面必须定义在平面表面上，不能定义在曲面上 3、在一个问题上最多只能定义三个正交对称面决定对称面的类型： 1、如果电场垂直于对称面且对称，使用理想电壁对称面 2、如果磁场垂直于对称面且对称，使用理想磁壁对称面此外使用对称边界条件需要设置阻抗乘法器： 1、理想电壁对称面将结构分为两部分时，只有一半的电压值和一半的能量被计算，由Zpu=U*U/P计算出的阻抗也只有真实值的一半，所以需要定义2倍的阻抗乘法器。 2、理想磁壁对称面将结构分为两部分时，只有一半的能量被计算，而电压保持不变，由Zpu=U*U/P计算出的阻抗是真实值的2倍，所以需要定义0.5倍的阻抗乘法器。图片图片在这里插入图片描述阻抗边界（Impedance）用于模拟已知阻抗的边界表面，如薄膜电阻表面；表面的阻抗Zs=Rs+jXs。阻抗的计算： number of "Square"=Length(in direction of current flow)/Width Impedance per Square=Desired Lumped Impedance/number of square 集总RLC边界（Lumped RLC）类似于阻抗边界条件，利用用户提供的R、L、C值计算出对应的阻抗值与阻抗边界不同的是，集总RLC边界不需要提供以Ohms/Square为单位的电阻和电抗，而是要给出R、L和C的真实值；之后HFSS就能确定任意频率下集总RLC边界以Ohms/Square为单位的阻抗。分层阻抗边界条件（Layered Impedance）分层阻抗边界条件是用多层结构将物体表面模拟为一个阻抗表面，其效果与阻抗边界条件相同；与阻抗边界条件不同的是，对于分层阻抗边界条件，HFSS是根据输入的分层结构数据和表面粗糙度来计算表面电阻和表面电抗的。分层边界条件不支持快速扫频。无限地平面（Infinite Ground Plane）在设置理想导体边界、有限导体边界或阻抗边界时有"Infinite Ground Plane"复选框。将有限大的边界表面模拟成无限大地平面的作用，设置无限大平面边界后，在后处理中会影响近区、远区辐射场的计算。定义无限大平面时，需要满足以下条件： 1、必须暴露在背景上 2、必须定义在平面上、 3、无限大平面和对称面的总数不超过3个 4、所有无限大地平面和对称面必须相互垂直主从边界（Master and slave）简称为关联边界条件LBC，主要用于模拟平面周期性结构表面，例如阵列天线。包括主边界条件（Master）和从边界条件（Slave），总是成对出现，且主边界表面和从边界表面的形状、大小和方向完全相同，主边界表面和从边界表面上的电场存在一定的相位差，该相位差就是周期性结构相邻单元之间存在的相位差。定义主从边界表面时，用户需要正确设置U、V坐标系，保证主从边界表面大小和方向完全一致。理想匹配层（PML）理想匹配层，是能够完全吸收入射电磁波的假想各项异性材料边界。理想匹配层有两种典型的应用：一是用于外场问题中的自由空间截断，二是用于导波问题中的吸收负载。对于导波的吸收负载，理想匹配层模拟导波结构均匀地延申到无穷远处。对于自由空间截断地情况，理想匹配层地作用类似于辐射边界条件，PML表面能够完全吸收入射过来地电磁波。和辐射边界条件相比，理想匹配层因为能够完全吸收入射的电磁波，零反射，因此计算结果更精确；同时理想匹配层表面可以距离辐射体更近（差不过十分之一个波长即可），不需要像辐射边界表面一般需要距离辐射体大约四分之一个波长。二、HFSS中的激励方式（Excitation） HFSS中，激励是一种定义在三维物体表面或者二维物体上的激励源，这种激励源可以是电磁波激励、电压源或者电流源，激励端口是一种允许能量进入或流出几何结构的特殊边界条件类型。激励类型：波端口（Wave Port）默认情况下，所有三维物体和背景之间的接触面都是理想导体边界，没有能量可以进出；波端口设置在背景上，用作模型的激励源并提供一个能量进入/流出的窗口。波端口一般设置在背景平面上，不允许端口平面弯曲。波端口模式（modes）：对于给定横截面的波导或传输线，特定频率下有一系列的解满足相应的边界条件和麦克斯韦方程组，每个解都称之为一种模式，或者说一种波形。通常，模式是根据电场和磁场沿导波系统传输方向上有无分量这一情况来命名的，假设导波系统沿z轴放置，上述分量是指z向的电场分量Ez和磁场分量Hz。对于Ez=0、Hz=0一类的模，称之为横电磁模，即TEM模；对于Ez=0、Hz不为0一类模，称之为横电模，即TE模；对于Ez不为0、Hz=0一类的模，称之为横磁模，即TM模。端口校准：波端口必须被校准以确保一致的结果；校准的目的有两个，确定场的方向、设置电压的积分路径。端口平移（Deembed）：是指平移端口的位置，查看其对计算结果的影响；选中使用端口平移功能，只影响数据后处理，HFSS不会重新进行仿真计算。HFSS端口平移中正数表示参考平面向模型内部移动，负数则是向外延申。终端线（Terminal）：对于终端驱动的求解类型，终端的S参数反映的是波端口节点电压和电流的线性叠加，通过波端口处的节点电流和电压可以计算出端口的阻抗和S参数矩阵。集总端口（Lumped Por）集总端口激励和波端口激励是HFSS中最常用的两种激励方式。集总端口激励类似于传统的波端口，与波端口不同的是集总端口可以设置在物体模型内部，且用户需要设定端口阻抗；集总端口直接在端口处计算S参数，设定的端口阻抗即为集总端口上S参数的参考阻抗；另外集总端口不计算端口处的传播常数，因此集总端口无法进行端口平移操作。集总端口激励的尺寸大小要比波端口小 Floquet端口（Floquet Port）与波端口的求解方式类似，Floquet端口求解的反射和传输系数能够以S参数的形式显示。使用Floquet端口激励并结合周期性边界，能够像传统波导端口激励一样轻松的分析周期型结构的电磁特性，从而避免了场求解器复杂的后处理过程。入射波（Incident Wave）是用户设置的朝某一特定方向传播的电磁波，其等相位面与传播方向垂直；入射波照射到器件表面和器件表面的夹角称为入射角。入射波激励常用于雷达反射截面（RCS）问题的计算。需要设置的参数有：波的传播方向（Poynting Vector）、电场的强度和方向。电压源激励（Voltage）电压源激励定义在两层导体之间的平面上，用理想电压源来表示该平面上的电场激励。电压源激励时需要设置的参数有：电压的幅度、相位和电场的方向。注意：电压源激励所在的平面必须远小于工作波长，且平面上的电场是恒定电场；电压源激励是理想的源，没有内阻，因此后处理时不会输出S参数。电流源激励（Current）电流源激励定义于导体表面或者导体表面的缝隙上，用理想电流源来表示该平面上激励。电流源激励需要设定的参数有：导体表面缝隙的电流幅度、相位和方向。注意：电流源激励所在的平面/缝隙必须小于工作波长，且平面/缝隙上的电流是恒定的；电流源激励是理想的源，没有内阻，因此后处理时不会输出S参数。磁偏置激励（Magnetic Bias）创建一个铁氧体材料时，必须通过设置磁偏置激励来定义网格的内部偏置场；该偏置场使得铁氧体中的磁性偶极子规则排列，产生一个非零的磁矩。如果应用的偏置场时均匀的，张量坐标系可以通过旋转全局坐标系来设置如果应用的偏置场时非均匀的，不允许旋转全局坐标来设置张量坐标系三、求解类型和求解设置 1、HFSS中有三种求解类型：模式驱动求解（Driven Model）、终端驱动求解（Driven Terminal）和本征模求解（Eigenmode）模式驱动求解类型：以模式为基础计算S参数，根据导波内各模式场的入射功率和反射功率来计算S参数矩阵的解。终端驱动求解类型：以终端为基础计算导体传输线端口的S参数；此时，根据传输线终端的电压和电流来计算S参数矩阵的解。本征模式求解类型：本征模式求解器主要用于谐振问题的设计与分析，可以用于计算谐振结构的谐振频率和谐振频率处对应的场，也可以用于计算谐振腔体的无载Q值。应用本征模式求解时注意：不需要设置激励方式不能定义辐射边界条件不能进行扫频分析不能包含铁氧体材料只有场解结果，没有S参数求解结果2、自适应网格剖分：在分析对象内部搜索误差最大的区域并进行网格的细化，每次网格细化过程中网格增加百分比由用户事先设置，完成一次细化过程后，重新计算并搜索误差最大的区域，然后判断误差是否满足设置的收敛条件。如果满足收敛条件，则完成网格剖分；如果不满足收敛条件，继续下一次网格细化过程，直到满足收敛条件或者达到设置的最大迭代次数为止。 3、求解频率（网格自适应剖分频率）的选择 HFSS计算时自适应网格剖分是在用户设定的单一频点上进行的，网格剖分完成后，同一个求解设置项下其他频点的求解都是基于前面设定频点上所完成的网格划分。自适应频率设置越高，网格剖分就越细，网格个数就越多，计算结果也相应地更加准确，但同时计算过程中所占用地计算机内存也就越高，计算所花费地时间也越长。下面给出几个常用问题类别的自适应频率的选择：点频或窄带问题：对于点频或者窄带问题，自适应网格剖分直接选择工作频率。宽带问题：对于宽带问题，应该选择最高频率作为自适应网格剖分频率。滤波器问题：对于滤波器问题，由于阻带内电场只存在于断口处，所以自适应频率选择在通带内的高频段。快速扫频问题：对于快速扫频问题，典型的做法就是选择中心频率作为自适应频率。高速数字信号：对于高速数字信号完整性分析问题，需要借助转折频率（Knee Frequency）来决定自适应网格剖分频率 4、扫频分析离散扫频（Discrete）：是在频带内的指定频点处计算S参数和场解。例如，指定频带范围为1~2GHz、步长为0.25GHz，则会计算在1GHz、1.25GHz、1.5GHz、1.75GHz、2GHz频点处的S参数和场解。默认情况下，使用离散扫频只保存最后计算频率点的场解。如果希望保存指定的所有频率点的场解，需要选中设置对话框中Save Fields复选框。快速扫频（Fast）：采用ALPS算法，在很宽的频带范围内搜寻处传输函数的全部零、极点。快速扫频适用于谐振问题和高Q值问题的分析，可以得到场在谐振点附近行为的精确描述。使用快速扫频，一般选择频带中心频率作为自适应网格剖分频率进行网格剖分，计算出该频点的S参数和场分布，然后使用基于ALPS算法的求解器从中心频率处的S参数解和场解来外推整个频带范围的S参数和场解。使用快速扫频，计算时只会求解中心频点处的场解，但在数据后处理时整个扫频范围内的任意频点的场都可以显示。插值扫频（Interpolating）：插值扫频使用二分法来计算整个频段内的S参数和场解。使用插值扫频，HFSS自适应选择场解的频率点，并计算相邻两个频点之间的解的误差，找出最大误差，当两点之间的最大误差达到指定的误差收敛标准或者达到了设定的最大频点数目后，扫描完成；其他频率点上的S参数和场解由内插给出。四、HFSS中的变量和Optimetrics模块的使用 HFSS不仅能够提供常规的电磁分析，还能够提供优化分析、参数扫描分析、灵敏度分析和统计分析等功能。这些功能都集中在HFSS中的Optimetrics模块中。要使用Optimetrics模块的这些分析和设计功能。首先需要定义和添加相关变量。 1、HFSS中变量的定义和使用（1）HFSS中有两种类型的变量：工程变量（Project Variables）和设计变量/本地变量（Local Variables）工程变量和设计变量的区别：工程变量前面有一个"$"前缀，以和本地变量区分工程变量作用区间是整个Project，本地变量作用区间是所在的Design 物体模型尺寸、物体的材料属性（工程变量）等都可以使用变量来表示。（2）变量的定义变量名：可以由数字、字母或下划线组成。每个变量在定义时都必须赋一个初始值，变量值可以是数值、数学表达式或者数学函数，也可以是数组、矩阵或者行列式。添加/删除变量：工程变量和设计变量操作不同添加和删除工程变量：Project > Project Variables 或者 [Project Tree] Project > Project Variables 打开 Project Properties 对话框添加和删除设计变量：HFSS > Design Properties 或者 [Project Tree] Design > Design Properties 打开 Design Properties 对话框在设计过程中，也可以直接输入未定义的变量代替设计参数，输入未定义的变量后，HFSS会自动弹出添加变量的对话框 2、Optimetrics模块的功能介绍 Optimetrics是集成在HFSS中的优化设计模块，该模块通过自动分析设计参数的变化对求解结果的影响，HFSS中Optimetrics模块能够提供如下分析设计功能：参数扫描分析（Parametric）参数扫描分析功能可以用来分析物体的性能随着指定变量的变化而变化的关系，在优化设计之前一般使用参数扫描分析功能来确定被优化变量的合理变化区间参数扫描分析步骤：首先需要定义变量并添加求解设置项 HFSS > Optimetrices > Add Parametric...弹出 Setup Sweep Analysis 对话框，添加扫描变量或选中Project Manager 中的 Optimetrics，单击右键 Add > Parametric，弹出 Setup Sweep Analysis 对话框，添加扫描变量设置好扫面变量后，点击”Analyze“就可以进行参数扫描分析查看分析结果优化设计（Optimization）优化设计是HFSS软件结合Optimetrics模块根据特定的优化算法在所有可能的设计变化中寻找出一个满足设计要求的值的过程优化设计的过程：首先需要明确设计要求或设计目标然后用户根据设计要求创建初始结构模型（Nominal Design）、定义设计变量并构造目标函数最后指定优化算法进行优化。图片图片在这里插入图片描述调谐分析（Tuning）调谐分析功能是改变变量值的同时实时显示对求解结果的影响程度 HFSS中的调谐分析功能是用户在手动改变变量值得同时能实时显示求解结果图片图片在这里插入图片描述灵敏度分析（Sensitivity）灵敏度定义为电磁特性/求解结果的变化与电路参数的变化的比值，使用HFSS进行电磁分析时S参数是很常用的一个分析结果。灵敏度分析功能是用来分析设计参数的微小变化对求解结果的影响程度统计分析（Statistical）统计分析功能是利用统计学的观点来研究设计参数容差对求解结果的影响，常用的方法是蒙特卡洛法图片图片在这里插入图片描述五、HFSS的数据后处理使用HFSS进行电磁问题的求解分析过程中以及完成求解分析之后，利用数据后处理功能能够直观地给出问题地各种求解信息和求解结果。 1、求解信息数据（Solution Data） HFSS > Results > Solution Data 命令，或者右键单机工程树Results节点，从弹出菜单中选择Solution Data命令，可以打开求解信息对话框，显示各种求解信息。 2、Results数值结果（1）显示方式 HFSS后处理模块能够以多种方式来显示分析数值结果，这些数值结果地显示方式包括：（右击Results > Create Model Solution Data Report） Rectangular Plot：直角坐标图形显示 Rectangular Stacked Plot Polar Plot：极坐标图像显示 Data Table：数据列表显示 Smith Chart：史密斯圆图显示 3D Rectangular Plot：三维直角坐标 3D Polar Plot：三维球坐标图形显示 Radiation Pattern：辐射方向图（2）参数类型模式驱动求解： Output Variables：用户自定义的输出变量 S Parameter：散射参数 Y Parameter：导纳参数 Z Parameter：阻抗参数 VSWR：电压驻波比 Gamma：传播常数 Port Zo：端口特征阻抗 Active S Parameter Active Y Parameter Active Z Parameter Active VSWR 终端驱动求解： Output Variables：用户自定义的输出变量 S Parameter：散射参数 Y Parameter：导纳参数 Z Parameter：阻抗参数 VSWR：电压驻波比 Power：功率 Voltage Transform matrix：电压传输矩阵 Terminal Port Zo：端口特征阻抗 Active S Parameter Active Y Parameter Active Z Parameter Active VSWR （3）输出变量右键单击工程树下的Result节点，从弹出菜单中选择Output Variables命令，便可打开输出变量的定义对话框 3、Field Overlays场分布图在HFSS求解完成之后可以通过右击 Field Overlays 来查看电场、磁场、电流密度、坡印廷矢量等场分布图。（1）电场E Mag_E：电场幅度瞬时值 ComplexMag_E：电场幅度有效值 Vector_E：电场矢量（2）磁场H Mag_H：磁场幅度瞬时值 ComplexMag_H：磁场幅度有效值 Vector_H：磁场矢量（3）电流密度J Mag_Jvol：体电流密度瞬时值 ComplexMag_Jvol：体电流密度有效值 Vector_Jvol：体电流密度矢量 Mag_Jsurf：面电流密度瞬时值 ComplexMag_Jsurf：面电流密度有效值 Vector_Jsurf：面电流密度矢量（4）其他 Vector_RealPoynting：坡印廷矢量 Local\_SAR和Average\_SAR：局部SAR值和平均SAR值六、天线问题的数据后处理 1、天线方向图创建天线的方向图：Results > Create Model Solution Data Report > 3D Polar Plot 天线的辐射场在固定距离上随球坐标系的角坐标 θ 、φ 分布的图形被称为辐射方向图，简称方向图。方向图通常在远区场确定。用辐射场强表示的方向图称为场强方向图，用辐射功率密度表示的方向图称为功率方向图。 2、天线性能参数右击Radiation，创建好查看天线性能参数：右击天线辐射方向图 > Compute Antenna Parameters Incident Power：输入功率 HFSS中输入功率是指定义的端口激励功率 Acceptable Power：净输入功率净输入功率是指世纪流入天线端口的输入功率，如果分别使用 Pacc 和 Pinc 表示净输入功率和输入功率，对于只有一个传输模式的单端口天线，有：图片 Radiated Power：辐射功率辐射功率是指经由天线辐射到自由空间里的电磁能量，天线的辐射功率可以用坡印廷矢量的曲面积分来计算：图片 Radiation Efficiency：辐射效率辐射效率是辐射功率和净输入功率的比值图片 Max U：最大辐射强度辐射强度U是指每单位立体角内天线辐射出的功率，Max U是辐射强度的最大值图片 η 自由空间中的波阻抗为 377Ω，r 为远区场点与天线之间的距离 Peak Directivity：方向性系数天线的方向性系数是指在相同的辐射功率和相同的距离的情况下，天线在最大辐射方向上的辐射功率密度与无方向性天线在该方向上的辐射功率密度的比值图片 Peak Gain：天线增益天线增益是指在相同的净输入功率和相同距离的情况下，天线在最大辐射方向上的辐射功率密度与无方向性天线在该方向上的辐射功率密度的比值图片 Peak Realized Gain：最大实际增益天线的最大实际增益是指在相同的输入功率和相同距离的情况下，天线在最大辐射方向上的辐射功率密度与无方向性天线在该方向上的辐射功率密度的比值 Front to back Ration：前后向比又称为轴比（Axis Ratio），指方向图中前后瓣的最大比值，代表天线的极化程度 3、天线阵的处理由相同的天线单元构成的天线阵的方向图等于单个天线单元的方向图与阵因子的乘积。其中，阵因子取决于天线单元之间的振幅、相位差和相对位置，与天线的类型、尺寸无关。在HFSS中，可以定义天线阵元排列结构和激励方式，然后通过仿真分析分析单个天线单元的方向图等天线参数和阵因子来仿真分析整个天线阵列的方向图等天线参数。HFSS支持两种天线阵列类型：规则排列的均匀天线阵列（Regular Uniform Array）和用户自定义排列（Custom Array）。其中用户自定义阵列：允许用户使用文本文件自定义阵因子信息，然后导入到HFSS软件中，HFSS计算得到阵因子。用户自定义阵列允许更大的灵活性，可以构造天线阵元在空间任意分布的天线阵列。

通信&信息处理 # 天线设计

刘航宇 3年前
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2023-03-08
天线设计2-电磁学基础与线形天线摘要本文介绍了天线设计中的电磁学基础，重点讲解了线形天线，特别是极小偶极子的辐射场特性，包括辐射电场、磁场、功率密度、辐射电阻等，并探讨了不同区域的辐射场分布和方向性。关键词：天线设计, 电磁学基础, 线形天线, 辐射场, 辐射电阻第三章辐射积分与辅助函数求解辐射场的分析中，通常需要构造辅助函数来帮助求解。常见的辅助位函数为，磁矢量A- (也称为磁矢位)。图片远场辐射很多天线的辐射场使用球面坐标来表示会较为方便，其一般形式是图片重要公式图片线形天线 Linear Wire Antenna 线形天线是最古老、最便宜、最简单、应用最广泛的天线。因此我们尝试从最小的天线结构和最简单的几何形状开始分析。我们以极小偶极子的辐射场特性为例，讲解辐射场的一般求解过程。极小偶极子 Infinitesimal Dipole 极小偶极子对应于导线很短,很细，电流近似均匀分布的情况。图片图片求解辐射场图片图片这样我们就得到了极小偶极子的辐射电场和磁场。以上的分析在源以外的区域都是有效的。功率密度和辐射电阻利用前面计算的结果和坡印廷矢量的计算公式图片辐射场分布前面所推导的极小偶极子的电磁场的分布在源以外的区域都是适用的，但在不同的区域，场的一些特性可能有所区别。近场 kr <<1 图片中场 kr>1 图片远场 kr>>1 在远场时，径向的电场几乎为0。能流密度垂直于径向，以辐射波为主。从近场到远场的过渡动画：动画方向性图片一般远场辐射特性的求解过程前面我们以极小偶极子为例，求解了极小偶极子的辐射特性。一般远场辐射特性的计算过程如下：指定电流或者磁流密度确定辅助场A 确定远场的E和H 计算(a)能流密度或(b)辐射强度计算辐射功率计算极化计算归一化的功率图计算辐射电阻和输入电阻图片有限长度偶极子极小偶极子是一种将电流分割成无数小电流源的近似，实际情况中，需要求解的往往是有限长度的偶极子。我们假设电流在导线上的分布是正弦形式的，电流密度可以写成：图片图片图片图片辐射电阻根据前面辐射功率和辐射电阻的关系，可以得到图片图片辐射电抗图片输入电阻输入端看到的电阻与天线的辐射电阻未必是相同的。因为导线上的电流分布发生了变化。图片半波偶极子图片辐射阻抗辐射电阻：图片图片

通信&信息处理 # 天线设计

刘航宇 3年前
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2023-03-03
天线设计1-基本参数摘要本文介绍了天线设计的基本参数和辐射机理，包括单根导线、传输线和偶极子的辐射原理，以及天线分析方法。同时，讨论了天线的基本参数，如辐射图、主平面、场区、波束宽度、方向性、波束立体角、极化和输入阻抗等。关键词：天线设计, 辐射机理, 电磁波传播, 天线参数, 传输线第一章导言天线类型图片辐射机理电磁波是如何产生，并最终与天线“分离”而在自由空间中传播的呢？我们讨论以下几种辐射源的辐射原理。单根导线图片图片这一方程表示了电流和电荷之间的关系，也是电磁辐射的基本条件：要产生电磁辐射，需要有电流或电荷的加速(或减速)。要产生电荷的加速或减速，需要导线弯曲、不连续、或者端接。就如同水流一样，当管道宽度变化，流速发生变化，在管道宽度变化的区域，就有水流的加速/减速。为了定性的的了解辐射机理。考虑一个脉冲源连接到一个导线，导线与GND存在RC寄生参数，到导线通电时，导体中的电子被加速；在终端的电子被减速，即反射；从而在导线的两端和导线上产生辐射场。在这个过程中，电荷加速是外部源造成的，电场使电荷运动；电荷减速，则于是由于感应场有关的力造成的，例如导线两端的电荷积累。因此激励电场引起电荷加速，而导线阻抗不连续导致辐射的产生。传输线图片考虑一个电压源连接到图1.11(a)所示的两根导线上。导线间的交变电压使得电荷加速或减速，交变电场感应出交变的磁场，反之亦然，因此，从天线端产生了电磁波，并传播到自由空间中。结论：激发电场需要电荷，单维持电场不需要。（这就类似水波的产生）偶极子首先我们要接受电磁场传播的速度是有限的。两个偶极子在每T/2的时间内交换位置，每个T/2时间内，电场只能传播的距离。每次偶极子交换位置时，电场的极性发生了变化，因此传播的电场变成交变电场，产生交变磁场，从而形成了脱离源的电磁波。图片电流在细导线上的分布讨论天线的辐射场时，需要知道电流的分布。图片图片图片图片分析方法在过去，分析复杂天线问题通常用积分方程方法、几何衍射理论来求解。此类方法用于线型天线较为方便。然而当辐射系统为多个波长时，低频的方法计算效率不高，最近广为关注和应用的GTD/UTD方法，它是几何光学的拓展，通过引入衍射机制，克服了几何光学的局限性。有限差分时域是另一种在散射方面受到广泛关注的方法，现已应用到天线辐射问题。有限元是一种在解决天线问题中获得巨大成功的方法。遇到的挑战目前仍有许多挑战和需要解决的问题，例如单片集成MIC技术和相控阵架构依然是最具挑战的问题。复杂问题的计算电磁学。创新的天线设计。多功能、多频带、超宽带、可重构天线等。第二章天线的基本参数和FOM 在描述天线性能前，需要定义一些参数，一些参数可能是相互关联的。书中的许多带引号的定义来源于 IEEE Standard Definitions of Terms for Antennas [IEEE Std 145-1993.Reaffirmed 2004(R2004)] Radiation Pattern 辐射图在天线研究中，通常用球面坐标来表示电磁场会较为方便，因此首先介绍球面坐标系图片图片图片辐射波瓣（radiation lobe）：以辐射强度较弱的区域为边界，将辐射图分割成几个区域。最大的辐射波瓣称为主瓣（major lobe），其他则为次瓣(minor lobe)。副瓣(side lobe)通常表示功率水平最高的次瓣。后瓣(back lobe)方向与主瓣方向相反的次瓣。图片图片图片各向同性、定向、全向天线图片其中全向天线是定向天线的特殊类型。主平面对于线性极化的天线，通常用其主要平面图来描述其性能，包括：电场平面(E-plane)：包含最大电场矢量与最大辐射方向的平面。磁场平面(H-plane)：包含最大磁场矢量与最大辐射方向的平面。大多数天线的通常的做法是让至少一个电磁平面与几何平面重合。例如图2.5中，可以定义XOZ平面为电场的主平面，而XOY为磁场的主平面。图片图片 Field Regions 场区天线周围空间可分成三个区域：图片图2.8显示了，从近场到远场时，场的形状随距离的典型变化趋势。在近场中，场更加分散，几乎均匀，只有很小的变化，随着距离到辐射近场区，图案变得圆滑，逐渐形成波瓣。在远场区，形成了类似花瓣的图案。图片弧度和球面度图片图片波束宽度 HPBW Half power beam width 半波束宽度 FNBW First Null Beam width 第一组零点之间的宽度方向性定义：在给定方向上的辐射强度与各项同性源的辐射强度之比。图片波束立体角波束立体角定义：假如辐射强度是恒定的，且等于最大值，流过某一个立体角的功率等于天线辐射功率，那么该立体角称为波束立体角。图片图片图片传导效率和介电效率通常很难计算，可以通过实验测量，但也很难区分出二者，因此把两项合并成传导-介电效率极化辐射波的极化定义为：沿着传播方向观察电场的矢量箭头，随时间变化，绘制的轨迹图。极化可以分成线性、圆形和椭圆。如果电场的矢量始终沿着一条直线变化，则该电场称为线性极化；但一般而言，电场矢量箭头的路径通常是椭圆形，这称为椭圆极化。圆形和线性实际上是椭圆的特赦情况。假如有一个沿着负z轴方向传播的平面波。其电场可以写成：图片图片输入阻抗图片重要公式图片

通信&信息处理 # 天线设计

刘航宇 3年前
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AMBA--APB总线协议及Verilog实现与仿真摘要本文介绍了APB总线协议及其Verilog实现与仿真。APB总线具有低功耗、接口协议简单等特性，支持多种外设。文章详细描述了APB信号列表、时序以及Verilog实现，并通过仿真验证了读写时序的正确性。关键词：APB总线, Verilog实现, 仿真波形, APB读时序, APB写时序1、APB总线简介 APB:Advanced Peripheral Bus,高级外设总线，具备以下特性：（1）低功耗；（2）接口协议简单；（3）总线传输使用时钟上升沿进行，便于时序分析；（4）应用广泛，支持多种外设。所有的APB模块均是APB从机。 2、APB信号列表所有的APB总线信号都以字母P作为前缀，下表列出了APB信号的名称以及对信号的描述： NameWidthI/ODescriptionPCLK1bitInAPB总线时钟，所有传输只能发生在PCLK的上升沿PRESETn1bitInAPB总线复位信号，低电平有效PADDR32bitInAPB地址总线PSEL1bitInAPB从机片选信号PENABLE1bitInAPB选通信号，高电平表示APB传输的第二个周期PWRITE1bitInAPB读写控制信号，高表示写，低表示读PRDATA32bitOutAPB读数据信号，最高为32位PWDATA32bitInAPB写数据信号，最高为32位3、APB总线时序（1）写时序图片写传输开始于T2时刻，在改时钟上升沿时刻，地址、写信号、PSEL、写数据信号同时发生变化，T2时钟，即传输的第一个时钟被称为SETUP周期。在下个时钟上升沿T3,PENABLE信号拉高，表示ENABLE周期，在该周期内，数据、地址以及控制信号都必须保持有效。整个写传输在这个周期结束时完成。（2）读时序图片读传输开始于T2时刻，在改时钟上升沿时刻，地址、写信号、PSEL信号同时发生变化，在下个时钟上升沿T3,PENABLE信号拉高，从机必须在ENABLE周期内提供读数据，读数据信号将在T4上升沿时刻被采样。经历2个cycle就读数据，不需要握手 4、Verilog实现下面编写一个简单的基于APB接口的memory读写控制程序供读数据，读数据信号将在T4上升沿时刻被采样。 `timescale 1ns / 1ps module apb_sram #( parameter SIZE_IN_BYTES = 1024 ) ( //---------------------------------- // IO Declarations //---------------------------------- input PRESETn, input PCLK, input PSEL, input [31:0] PADDR, input PENABLE, input PWRITE, input [31:0] PWDATA, output reg [31:0] PRDATA ); //---------------------------------- // Local Parameter Declarations //---------------------------------- localparam A_WIDTH = clogb2(SIZE_IN_BYTES); //---------------------------------- // Variable Declarations //---------------------------------- reg [31:0] mem[0:SIZE_IN_BYTES/4-1]; wire wren; wire rden; wire [A_WIDTH-1:2] addr; //---------------------------------- // Function Declarations //---------------------------------- function integer clogb2; input [31:0] value; reg [31:0] tmp; reg [31:0] rt; begin tmp = value - 1; for (rt = 0; tmp > 0; rt = rt + 1) tmp = tmp >> 1; clogb2 = rt; end endfunction //---------------------------------- // Start of Main Code //---------------------------------- // Create read and write enable signals using APB control signals assign wren = PWRITE && PENABLE && PSEL; // Enable Period assign rden = ~PWRITE && ~PENABLE && PSEL; // Setup Period assign addr = PADDR[A_WIDTH-1:2]; // Write mem always @(posedge PCLK) begin if (wren) mem[addr] <= PWDATA; end // Read mem always @(posedge PCLK) begin if (rden) PRDATA <= mem[addr]; else PRDATA <= 'h0; end endmodule测试代码： `timescale 1ns / 1ps `ifndef CLK_FREQ `define CLK_FREQ 50000000 `endif module top_tb(); //---------------------------------- // Local Parameter Declarations //---------------------------------- parameter SIZE_IN_BYTES = 1024; localparam CLK_FREQ = `CLK_FREQ; localparam CLK_PERIOD_HALF = 1000000000/(CLK_FREQ*2); //---------------------------------- // Variable Declarations //---------------------------------- reg PRESETn = 1'b0; reg PCLK = 1'b0; reg PSEL; reg [31:0] PADDR; reg PENABLE; reg PWRITE; reg [31:0] PWDATA; wire [31:0] PRDATA; reg [31:0] reposit[0:1023]; //---------------------------------- // Start of Main Code //---------------------------------- apb_sram #( .SIZE_IN_BYTES (SIZE_IN_BYTES) ) u_apb_sram ( .PRESETn (PRESETn), .PCLK (PCLK), .PSEL (PSEL), .PADDR (PADDR), .PENABLE (PENABLE), .PWRITE (PWRITE), .PWDATA (PWDATA), .PRDATA (PRDATA) ); // generate PCLK always #CLK_PERIOD_HALF begin PCLK <= ~PCLK; end // generate PRESETn initial begin PRESETn <= 1'b0; repeat(5) @(posedge PCLK); PRESETn <= 1'b1; end // test memory initial begin PSEL = 1'b0; PADDR = ~32'h0; PENABLE = 1'b0; PWRITE = 1'b0; PWDATA = 32'hffff_ffff; wait(PRESETn == 1'b0); wait(PRESETn == 1'b1); repeat(3) @(posedge PCLK); memory_test(0, SIZE_IN_BYTES/4-1); repeat(5) @(posedge PCLK); $finish(2); end // memory test task task memory_test; // starting address input [31:0] start; // ending address, inclusive input [31:0] finish; reg [31:0] dataW; reg [31:0] dataR; integer a; integer b; integer err; begin err = 0; // read-after-write test for (a = start; a <= finish; a = a + 1) begin dataW = $random; apb_write(4*a, dataW); apb_read (4*a, dataR); if (dataR !== dataW) begin err = err + 1; $display($time,,"%m Read after Write error at A:0x%08x D:0x%x, but 0x%x expected", a, dataR, dataW); end end if (err == 0) $display($time,,"%m Read after Write 0x%x-%x test OK", start, finish); err = 0; // read_all-after-write_all test for (a = start; a <= finish; a = a + 1) begin b = a - start; reposit[b] = $random; apb_write(4*a, reposit[b]); end for (a = start; a <= finish; a = a + 1) begin b = a - start; apb_read(4*a, dataR); if (dataR !== reposit[b]) begin err = err + 1; $display($time,,"%m Read all after Write all error at A:0x%08x D:0x%x, but 0x%x expected", a, dataR, reposit[b]); end end if (err == 0) $display($time,,"%m Read all after Write all 0x%x-%x test OK", start, finish); end endtask // APB write task task apb_write; input [31:0] addr; input [31:0] data; begin @(posedge PCLK); PADDR <= #1 addr; PWRITE <= #1 1'b1; PSEL <= #1 1'b1; PWDATA <= #1 data; @(posedge PCLK); PENABLE <= #1 1'b1; @(posedge PCLK); PSEL <= #1 1'b0; PENABLE <= #1 1'b0; end endtask // APB read task task apb_read; input [31:0] addr; output [31:0] data; begin @(posedge PCLK); PADDR <= #1 addr; PWRITE <= #1 1'b0; PSEL <= #1 1'b1; @(posedge PCLK); PENABLE <= #1 1'b1; @(posedge PCLK); PSEL <= #1 1'b0; PENABLE <= #1 1'b0; data = PRDATA; // it should be blocking end endtask `ifdef VCS initial begin $fsdbDumpfile("top_tb.fsdb"); $fsdbDumpvars; end initial begin `ifdef DUMP_VPD $vcdpluson(); `endif end `endif endmodule该测试用例，主要实现了APB读和写的task，用于产生APB读写时序，对memory的测试分成连个部分，一个是每进行一次写传输后，紧接着进行同地址的读传输，让后对比读写结果一致性；另一个测试是在连续写一段地址后，再全部读出改地址段的数据，完成读操作后进行数据比对。下面是仿真打印信息图片 APB写传输时序的仿真波形如下：图片 APB写传输时序的仿真波形如下：图片

IP&SOC设计 # SOC设计

刘航宇 3年前
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VLSI设计基础6-努力概念与优化摘要本文介绍了VLSI设计中的努力概念与优化，包括不同材料工艺、逻辑级优化、电路拓扑、扇出、门的复杂性等，重点阐述了努力（p、g、b、f、h）的定义和计算方法，并探讨了如何通过调整电路尺寸来优化电路性能。关键词：VLSI设计, 逻辑级优化, 电路拓扑, 逻辑努力, 电路尺寸优化参考书：数字集成电路-电路、系统与设计，本文栏目对其重点进行精简化目录 1. 总论 2. 【重点】努力2. lg（逻辑努力）和G（路径逻辑努力）--【重点】 3. b(分支努力）和B（路径分支努力） 3.【重点】【优化】确定电路尺寸 1. 总论不同材料工艺 CMOS、双极性、BiCMOS、GaAs、超导等材料逻辑级优化逻辑深度：流水线【一级变n级】电路拓扑：逻辑电路寄存器放几个、怎么放、要不要放；重定时（主要EDA工具完成）扇出门的复杂性电路优化逻辑类型、晶体管尺寸、不同频率下的电路模型物理优化版图策略布局布线 2. 【重点】努力根据INV延时的通式， $t_p=t_{p 0} \cdot\left(1+\frac{f}{\gamma}\right)$ 推广到所有的逻辑电路中，即有 $t_p=t_{p 0} \cdot\left(p+\frac{g \cdot f}{\gamma}\right)=t_{p 0} \cdot\left(p+\frac{h}{\gamma}\right)$ 图片 p（本征延时比）如果忽略内部节点电容，p的计算： $p=\frac{\text { 复合门的输出端本征电容 }}{I N V \text { 输出端的本征电容 }}$ 因，$C_{i n t}=a \cdot W$，于是电容值可以用W来代替。注意，是和输出端相连的管子才参与计算图片图片图片 2. lg（逻辑努力）和G（路径逻辑努力）--【重点】定义：一个门在最坏情况下，与反相器提供相同的输出电流（即电阻相等或驱动能力相等）时，所表现的输入电容比反相器大多少倍。小贴士：反相器有最小的逻辑努力随着门的复杂度增加，逻辑努力相应增加只和门的拓扑有关，与尺寸无关逻辑努力g的计算：图片图片 3. b(分支努力）和B（路径分支努力）图片公式：$b=\frac{C_{o n-p a t h}+C_{o f f-p a t h}}{C_{o n-p a t h}}$ 注意：分支努力是针对与一个路径节点而言的如果只有一条路径，没有分叉，则b=1；如果该节点两个分支的栅电容大小相等，则b=2; 图片对于路径分支努力B $B=\prod_1^n b_i$ 对于一条路径，该路径的分支努力等于路径上所有节点的分支努力连乘。 f（电气努力）和F （路径电气努力）图片 f又称为等效扇出，表示第j+1级管子（j+1级输入电容）相对于第j级管子（j级输入电容）的尺寸（电容值）。 $$ f=\frac{C_{e x t}}{C_g} $$图片图片对于一条路径，该路径的电气努力等于路径上所有门的电气努力连乘然后除以路径分支努力。 h（门努力）和 g（路径门努力） $$ h=g \cdot f $$图片 3.【重点】【优化】确定电路尺寸为了追求更好的性能，即最低的延时，我们希望可以调整尺寸，让组合逻辑的延时最小。图片推导如下： ※本征延时和路径中逻辑门的类型有关，和尺寸无关。具体推导看（3）4.3 图片 eg：求出路径上各级门的尺寸系数S 图片如上图电路图，可以将电路分成以下4级图片步骤一：确定G、B、F 图片图片步骤二：确定级数N 由图可知，N=4 步骤三：计算门努力h $$ h=\sqrt[N]{H}=\sqrt[4]{55.56}=2.73 $$步骤四：计算尺寸系数Si 图片最优级数N=lnF 图片

VLSI&IC验证 # VLSI

刘航宇 3年前
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VLSI设计基础4-反相器摘要本文介绍了VLSI设计中反相器的基础知识，包括其数集模型、特性、静态和动态特性、功耗计算及设计方法。重点讨论了反相器的传播延时、功耗组成和优化设计。关键词：VLSI设计, 反相器, CMOS, 动态功耗, 静态功耗参考书：数字集成电路-电路、系统与设计，本文栏目对其重点进行精简化目录 1. INV综述 2. INV的静态特性 3. 【重点】INV的动态特性——tp4. 【※重要】计算延时tp——计算、优化 5. 根据【延时】设计电路 3. 反相链的设计 6. 功耗 7. 利用【功耗】设计电路 1. INV综述 INV的数集模型图片由组成的图可以知道，INV是由两个CMOS管串联组成的。而CMOS的数集模型是理想开关+有限导通电阻or无限关断电阻，故INV的数集模型如下图片即两个电阻开关并联。图中的CL表示晶体管的漏极电容、连线电容、扇出门的输入电容 INV的特性综述图片 VTC（电压传输特性）所有的工作点不是输出高电平就是输出低电平，如下图：图片静态CMOS反向中PMOS和NMOS的负载曲线，原点表示直流工作点 2. INV的静态特性开关阈值（VM）图片图片噪声门限图片图片 3. 【重点】INV的动态特性——tp 设计角度最小的传播延时这是厂家最希望的满足性能的同时，做到面积最小面积最小，意味着成本最低。这里的面积取决于W，也就是选择合适的根据扇出设计反相器链的级数对于时钟树、复位树等需要多扇出的、且要求tp小的，如何设计一个合理的高扇出的反相器链输入信号的上升下降时间对传播延时的影响计算计算CL CL =晶体管的漏极电容+连线电容+扇出门的输入电容. 图片等效电阻Req $R_{e q}=\frac{1}{V_{D D} / 2} \int_{V_{D D} / 2}^{V_{D D}} \frac{V}{I_{D S A T(1+\lambda V)}} d V \approx \frac{3}{4} \frac{V_{D D}}{I_{D S A T}}\left(1+\frac{7}{9} \lambda V_{D D}\right)$ 4. 【※重要】计算延时tp——计算、优化图片图片 5. 根据【延时】设计电路图片图片图片性能最好（tp-min）的反相器图片图片 3. 反相链的设计反相链结构图图片图片图片例题图片 6. 功耗功耗组成动态功耗：来源于电容充放电短路电流：当输入电压在某一个区域时，使得上下两管同时导通，从而形成短路电流。漏电流：属于静态功耗动态功耗工作过程——能量分配来源于电容充放电图片图片公式图片短路电流引起功耗图片图片图片图片静态功耗（漏电流）图片图片 7. 利用【功耗】设计电路图片【小贴士】：延迟最低的等效扇出系数为$f=\sqrt[N]{F}$

VLSI&IC验证 # VLSI

刘航宇 3年前
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VLSI设计基础2-器件之MOS晶体管摘要本文介绍了MOS晶体管在VLSI设计中的应用，包括其静态特性、工作区、动态特性以及手工分析模型，重点讨论了电容的分类和计算方法，并举例说明了tPHL的计算过程。关键词：VLSI设计, MOS晶体管, 数字集成电路, 静态特性, 动态特性参考书：数字集成电路-电路、系统与设计，本文栏目对其重点进行精简化目录 MOS晶体管1. 数字电路的晶体管——最直观 2. MOS静态特性——稳定性（CMOS模电基础） 3. 数字电路手工分析模型——开关+Req 4. 【重点】MOS管的动态特性——性能（tp） 4. 寄生电阻(了解) 5.求tPHL例子（重点） MOS晶体管 1. 数字电路的晶体管——最直观执行开关功能非常小的寄生电容非常高的集成度相对简单的制造工艺符号：图片 2. MOS静态特性——稳定性（CMOS模电基础）阈值电压考虑体效应对于阈值电压的影响——偏执效应系数图片阈值电压与材料常数（氧化层厚度、费米电势、注入离子剂量等）有关 2.三个工作区：截止—（亚阈值导电）—线性—饱和—（击穿）沟长调制效应图片 4. 速度饱和-重点短沟道的饱和区范围更大，故常常工作在饱和区。图片图片以下适用于NMOS，PMOS讨论需要取绝对值图片漏电流ID和VGS 长沟道，呈现平方关系短沟道，不那么显著 3. 数字电路手工分析模型——开关+Req 常用开关模型——晶体管=开关+无穷大断开电阻Ron or 有限导通电阻Ron 【计算等效导通电阻Req】：2种方法图片例题与方法：图片图片图片图片 4. 【重点】MOS管的动态特性——性能（tp）电容的分类 MOS管的动态响应取决于：本征电容：基本的MOS结构：结构电容沟道电荷：沟道电容漏源反向偏置的PN结耗尽电容：结电容注意：除了结构电容外，其他两个电容是非线性、随电压变化的寄生电容（连线和负载引起）略解本征电容简单归类：图片小贴士:红色框框:结构电容;灰色框框:沟道电容;蓝色框框:结电容两个覆盖（结构）电容： $\begin{gathered}C_O=C_{G C O}+C_{G D O}=2 C_o W \\ C_{G C O}=C_{G D O}=C_{o x} x_d W=C_o W\end{gathered}$ 覆盖电容是由于源漏横向扩散到栅氧下形成的寄生电容，故而有两个——栅源之间（CGSO）和栅漏之间（CGDO）由于这个电容是由于扩散形成的，只要器件做成之后就电容大小就确定，于是结构电容是三类电容中唯一可以确定确切大小的图片三个沟道电容：沟道电容，即栅到沟道之间的电容，称为CGC，即 (Gate Channel）。其中，$C_{G C}=C_{G C B}+C_{G C S}+C_{G C D}$ 即，栅至体、栅至源、栅至漏电容。由于和沟道有关，又因为沟道形成和工作点有关，于是三个工作点下，CGC不同。图片图片两个（PN）结（耗尽层）电容： PN结电容是由于源-体和漏-体之间反向偏置造成的。由于工艺上面，我们是在体上“挖一个坑“放漏和源，故而他们之间存在着”立体“的关系。故而需要关注”四周立体接触“，如图所示，图片图片图片我们关注的【本征电容】有哪些我们研究电容是为了利用$\tau=R C$计算tp的值，故而我们在意的是输入和输出通路上的电容。图片输入电容——栅极电容图片 2.输出电容——漏极电容图片 4. 寄生电阻(了解) 源漏区的串联电阻。图片危害：当晶体管尺寸进一步缩小，会使结变浅、接触孔变小。使得这个影响更加显著。当给定一个电压，由于分压作用，会使得漏极电流变小。改善：源漏极铺一层低电阻材料（如钨或者钛） 5.求tPHL例子（重点）图片

VLSI&IC验证 # VLSI

刘航宇 3年前
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2023-02-10
FPGA与数字IC设计中接口命名规范摘要本文介绍了FPGA与数字IC设计中接口命名规范，重点区分了EN与vld信号的区别，并详细列举了常用信号及其说明。关键词：FPGA, 数字IC设计, 接口命名规范, 端口信号规范, 门控时钟在硬件编程中，接口命名规范也是一个良好的习惯。接口在确定模块划分后需要明确模块的端口以及模块间的数据交互。完成项目模块划分后，可以在确定端口及数据流向时参考使用。本节重点是EN与vld的区别！ ` 端口信号规范 ` 信号说明clk模块工作时钟rst_n系统复位信号，低电平有效en门控时钟，请搜索本站关于门控时钟讲解，这是低功耗的设计，EN=0睡眠状态、阻断时钟输入vld数据有效标志指示信号，表示当前的 data 数据有效。注意，vld 不仅表示了数据有效，而且还表示了其有效次数。时钟收到多少个 vld=1，就表示有多少个数据有data数据总线。输入一般名称为 din，输出一般名称为 dout。类似的信号还有 addr，len 等err整个报文错误指示，在 eop=1 且 vld=1 有效时才有效sop报文起始指示信号，用于表示有效报文数据的第一个数据，当 vld=1 时此信号有效eop报文结束指示信号，用于表示有效报文数据的最后一个数据，当 vld=1 时此信号有效rdy模块准备好信号，用于模块之间控制数据发送速度。例如模块 A 发数据给模块 B，则rdy 信号由模块 B 产生，连到模块 A（该信号对于 B 是输出信号，对于 A 是输入信号）；B 要确保 rdy 产生正确，当此信号为 1 时，B 一定能接收数据；A 要确保仅在 rdy=1 时才发送图片

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刘航宇 3年前
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2023-02-09
VCS、Verdi与Makefile使用简介摘要本文介绍了VCS、Verdi与Makefile的使用方法。首先，通过在测试文件中加入特定代码生成.fsdb文件，然后创建filelist.f文件存放所有仿真文件。接着，通过Makefile实现一键编译、仿真和波形观察等功能，提高了开发效率。最后，还介绍了不使用Makefile直接执行的方法。关键词：VCS, Verdi, Makefile, 仿真, 编译前期工作 1、.fsdb文件在使用Makefile文件前，先在测试文件中加入这样一句。 initial begin $fsdbDumpfile("tb.fsdb");//这个是产生名为tb.fsdb的文件 $fsdbDumpvars; end需要注意：对于用于仿真的testbench，需要额外建立一个 initial 块，调用产生有关 fsdb 格式的波形文件：首先调用 fsdbDumpfile 函数，产生一个叫 .fsdb 的波形文件然后调用 fsdbDumpvars 函数，声明需要保存那些信号的波形，括号内不加任何参数，则默认全部保存。 2、 filelist.f文件 filelist.f里存放所有需要仿真的.v文件。创建filelist.f的方法： find -name "*.v" >filelist.f 1. Makefile作用？编写makefile文件本质上是帮组make如何一键编译，进行批处理，makefile文件包含的规则命令使我们不需要繁琐的操作，提高了开发效率。 Makefile可以根据指定的依赖规则和文件是否有修改来执行命令。常用来编译软件源代码，只需要重新编译修改过的文件，使得编译速度大大加快。 2. Makefile应用利用Makefile 实现简单的前端设计流程，包括VCS编译，Verdi仿真，DC综合，后续流程待补充。目录结构图片 #use "make" for help help: @echo "make help" @echo "make com to compile" @echo "make sim to run simulation" @echo "make clean to delete temporary files" #need to midify design name design_name = div_top fsdb_name = $(design_name).fsdb # use command "make com" to run vsc and product fsdb file com: cd RTL && vcs \ -full64 \ -f flist.f \ -debug_all \ -l com.log \ +v2k \ -P ${Verdi_HOME}/share/PLI/VCS/LINUXAMD64/novas.tab ${Verdi_HOME}/share/PLI/VCS/LINUXAMD64/pli.a # cd RTL && ./simv -l sim.log +fsdbfile+$(fsdb_name) #simulation:product fsdb file and sim log sim: ./RTL/simv cd RTL && ./simv -l sim.log +fsdbfile+$(fsdb_name) # use verdi to observe the waveform verdi: cd RTL && verdi \ +v2k \ -f flist.f \ -ssf $(fsdb_name) & #use fsdb file # run dc for synthesize syn: cd dc_script && dc_shell -64bit -topographical -f top_syn.tcl | tee -i syn.log #delete all files except .v and makefile clean: #rm -rf `ls | grep -v "Makefile"|grep -v "flist.f" | grep -v "\.v" | grep -v "dc_script"` make -C RTL clean make -C dc_script clean/RTL目录下MakeFile #delete temporary files clean: rm -rf `ls | grep -v "Makefile"|grep -v "flist.f" | grep -v "\.v"` dc_script目录下Makefile #delete temporary files clean: rm -rf `ls | grep -v "Makefile"|grep -v "script" | grep -v ".*.tcl"` make com ：调用vcs编译 make sim：调用vcs仿真 make verdi 波形,shifrt+l可刷新重新编译结果 make clean 删除所有子目录下的临时生成文件详细命令执行“make vcs” 编译仿真执行“make verdi” 打开波形 verdi常用快捷键 ctrl+w: 添加信号到波形图 h：在波形窗口显示详细的信号名（路径） File>save signal，命名*.rc,下次直接打开rc文件就行 c/t: 修改信号的颜色（t可以直接切换颜色）在波形窗口显示状态机的名字：在rtl窗口，tools>Extract internative FSM ,可选first stage(仅展开目前所指定的FSM state)，all stage (展开所有的FSM state) 改变颜色填充波形： Tools>waveform>view options>waveformpane> paint waveform with specified color/pattern 在rtl窗口按x: 标注出信号的值 z: 缩小波形窗口 Z：放大波形窗口 f: 全屏 l: 上一个视图 L: 重新加载设计波形或文件 n: 向前查找 N：向后查找 ctrl+→: 向右移动半屏 ctrl+←: 向左移动半屏双击信号波形：跳转到rtl中信号位置，并高亮新号 b: 跳到波形图开头 e: 跳到波形图尾部 2.不使用Makefile直接执行 vcs -R -f flist.f -full64 -fsdb -l name.log verdi -f flist.f -ssf name.fsdb 图片

编程&脚本笔记 EDA&虚拟机 # EDA&虚拟机 # Makefile

刘航宇 3年前
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2023-01-29
CSA&4-2压缩器电路设计及verilog代码摘要本文介绍了CSA-保留进位加法器、32计数器/32压缩器、5-3计数器/53压缩器和4-2压缩器的设计，并提供了相应的Verilog代码实现。关键词：CSA, 4-2压缩器, 进位保留加法器, Verilog代码, 加法阵列进位保留加法器和4-2压缩加法器是加法阵列中主要采用基本单元目录 CSA-保留进位加法器 32计数器/32压缩器 5-3计数器/53压缩器 4-2压缩器 Verilog代码 CSA-保留进位加法器保留进位加法器( carry-save-adder)即为一位全加器逻辑表达式: \begin{aligned} & S_i=A_i \oplus B_i \oplus C_{i-1} \ & C_i=A_i B_i+C_{i-1}\left(A_i+B_i\right) \end{aligned} CSA电路结构图图片图片如果把保留进位加法器的进位端输出到下一级图片这样第一级的延时为一个进位保留加法器的延时 32计数器/32压缩器此进位保留加法器输入3个一位的数据A、B、Ci; 输出两个1位的数据D、Co。代数运算式如下: Co*2+D=A+B+Ci ●非常明显，保留进位加法器为一计数器--计算输入信号中“1”的个数，计数值由Co、D指示，且: ●Co权值为2; A、B、Ci、D权值为1。 ●其逻辑表达式如下: \begin{aligned} & D=A @ B @ C i \ & C o=A \& B \# A \& C i \# C i \& A \end{aligned} 5-3计数器/53压缩器 ●CSA将3个数据转换成2个数据为3-2计数器，如果能把5个数据转换成3个数据则称之为5-3计数器。 ●它有五个输入端: I0、I1、I2、I3、Ci; 三个输出端: D、C、Co。 ●代数运算式如下: $$ D+C * 2+C_0 * 2=10+11+12+13+C i $$即: I0、 l1、 12、13、Ci、D权值为1; C、Co权值为2。其真值表如下页: 图片图片有数据表示优化后的结构可以减小门延时，传统结构为2个CSA延时，而优化后的延时大约为1.5个CSA延时 4-2压缩器 ●如果连续的两个高低位5-3计数器之间Ci和Co级联的话，则称为4-2压缩加法器 ●如下图图片 42压缩加法器图片 ●对于更多位的部分积也有其他的一些结构树，结构的选取要考虑到电路结构的规整性对后端布局的影响。 ●左边延时比较小但结构不规整。右边正好相反有时候会选取一些折中的结构。 Verilog代码 //----------------------------------------------------------------------- //module : compressor42 //Description : The function of this module is to compress the partial product //----------------------------------------------------------------------- //author : li hangyu //Email : hyliu@ee.ac.cn //time : 01/28, 2023 //----------------------------------------------------------------------- `timescale 1ns/1ps module compressor42 ( in1,in2,in3,in4,cin,out1,out2,cout ); parameter length = 8; input [length*2-1 : 0] in1,in2,in3,in4; input cin; output [length*2 : 0] out1,out2; output cout; wire [length*2-1 : 0] w1,w2,w3; assign w1 = in1 ^ in2 ^ in3 ^ in4; assign w2 = (in1 & in2) | (in3 & in4); assign w3 = (in1 | in2) & (in3 | in4); assign out2 = { w1[length*2-1] , w1} ^ {w3 , cin}; assign cout = w3[length*2-1]; assign out1 = ({ w1[length*2-1] , w1} & {w3 , cin}) | (( ~{w1[length*2-1] , w1}) & { w2[length*2-1] , w2}); endmodule

VLSI&IC验证 # VLSI

刘航宇 3年前
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2023-01-25
Synopsys ICC简单教程摘要本文介绍了Synopsys ICC（IC Compiler）的基本概念、输入输出文件、综合流程和注释详解。ICC将门级网表转换为版图信息，包括数据准备、布局、时钟树综合和布线等步骤。关键词：Synopsys ICC, IC Compiler, 门级网表, 布局布线, 时钟树综合目录一、ICC综合概述ICC输入文件 ICC输出文件二、ICC综合流程1、逻辑库、技术库、版图库等基本参数设定 2、创建自己的Milkyway文件夹 3、布局规划floorplan 4、布局placement 5、时钟树综合CTS 6、布线routing 三、ICC注释详解一、ICC综合概述 ICC（IC Compiler）是把门级网表转换成foundry厂可用于掩膜的版图信息的过程，它包括数据准备、布局、时钟树综合、布线等步骤。图片 ICC输入文件 ICC输入需要两部分信息：综合数据+物理数据。综合数据：门级网表文件，如orca.v 约束文件，如orca.sdc 逻辑库文件，包含时序信息，如标准单元sc.db，宏单元macros.db，输入输出单元io.db等物理数据：技术文件，包含金属层等信息，如abc_6m.tf 线负载模型，TLU+ 物理库文件，包含版图信息，如标准单元sc.mw，宏单元macros.mw，输入输出单元io.mw等 ICC输出文件 ICC输出的是GDSII格式的版图，用于流片。二、ICC综合流程参考Synopsys ICC lab1的RISC_CHIP的例子，展示各个流程发生的变化。 1、逻辑库、技术库、版图库等基本参数设定这是前期的准备工作，设定搜索路径、逻辑时序库.db、负载模型库.tluplus等。 2、创建自己的Milkyway文件夹 Milkyway是Synopsys用于保存版图所有信息的格式，创建自己的Milkyway文件夹用来保存ICC过程中的文件。读入门级网表，所有的模块都集中在角落，需要加入后续的布局布线信息。图片 3、布局规划floorplan 布局主要包含芯片大小的规划、IO单元的规划、宏单元的规划、电源网络的设计等。读入.def文件，包含了整体的布局信息，这个文件需要另外经过许多操作产生：图片 floorplan一旦确定，整个芯片的面积就定下来了，并且和整个设计的timing、布通率密切相关。 4、布局placement placement是将一个个标准单元模块放入中间区域，通过place_opt自动排布图片 5、时钟树综合CTS 时钟树综合的主要目的是减小内部各个时钟的偏斜。时钟源必须通过一级一级的buffer才能驱动众多内部时钟，buffer采用上下延时对称的反相器。下图是时钟树综合后的布局，内部的标准单元会重新排布：图片下图高亮了时钟树的内部走线图片 6、布线routing 布线会经过全局布线（Global routing 和详细布线（Detail Routing）两个步骤，通过route_opt完成：图片三、ICC注释详解 ############################################################ # 1、逻辑库、技术库等基本参数设定 ############################################################ lappend search_path ../ref/db ../ref/tlup set_app_var target_library "sc_max.db" set_app_var link_library "* sc_max.db io_max.db ram16x128_max.db" set_min_library sc_max.db -min_version sc_min.db set_min_library io_max.db -min_version io_min.db set_min_library ram16x128_max.db -min_version ram16x128_min.db # - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - # RISC_CHIP setup variables # - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - set my_mw_lib risc_chip.mw set mw_path "../ref/mw_lib" set tech_file " ../ref/tech/cb13_6m.tf" set tlup_map "../ref/tlup/cb13_6m.map" set tlup_max "../ref/tlup/cb13_6m_max.tluplus" set tlup_min "../ref/tlup/cb13_6m_min.tluplus" set top_design "RISC_CHIP" set verilog_file "./design_data/RISC_CHIP.v" set sdc_file "./design_data/RISC_CHIP.sdc" set def_file "./design_data/RISC_CHIP.def" set ctrl_file "./scripts/opt_ctrl.tcl" set derive_pg_file "./scripts/derive_pg.tcl" set MODULE_NAME RISC_CHIP ############################################################ # 2、创建自己的Milkyway文件夹 ############################################################ file delete -force $my_mw_lib create_mw_lib $my_mw_lib -open -technology $tech_file \ -mw_reference_library "$mw_path/sc $mw_path/io $mw_path/ram16x128" #加载门级网表文件 import_designs $verilog_file \ -format verilog \ -top $top_design #加载线负载模型 set_tlu_plus_files \ -max_tluplus $tlup_max \ -min_tluplus $tlup_min \ -tech2itf_map $tlup_map #加载VDD、VSS信息 source $derive_pg_file #加载约束文件 read_sdc $sdc_file source $ctrl_file source scripts/zic_timing.tcl exec cat zic.timing remove_ideal_network [get_ports scan_en] save_mw_cel -as RISC_CHIP_data_setup ############################################################ # 3、布局规划floorplan ############################################################ # 读入布局信息并布局 read_def $def_file set_pnet_options -complete {METAL3 METAL4} save_mw_cel -as RISC_CHIP_floorplanned ############################################################ # 4、布局placement，放置基本单元 ############################################################ place_opt redirect -tee place_opt.timing {report_timing} report_congestion -grc_based -by_layer -routing_stage global save_mw_cel -as RISC_CHIP_placed ############################################################ # 5、时钟树综合clock tree synthesis ############################################################ remove_clock_uncertainty [all_clocks] set_fix_hold [all_clocks] #时钟树综合 clock_opt redirect -tee clock_opt.timing {report_timing} # 保存文件 save_mw_cel -as RISC_CHIP_cts ############################################################ # 6、布线routing ############################################################ route_opt #报告物理信息 report_design -physical save_mw_cel -as RISC_CHIP_routed ############################################################ # 7、输出文件 ############################################################ file mkdir icc_files write -format ddc -hierarchy -output icc_files/$MODULE_NAME.apr.ddc write_verilog -no_tap_cells icc_files/$MODULE_NAME.lvs.v -pg -no_core_filler_cells write_verilog -no_tap_cells icc_files/$MODULE_NAME.sim.v -no_core_filler_cellssynopsys的实验礼包 synopsys实验下载地址：https://pan.baidu.com/s/1OQHs8jfcFEs5bSs2fm6o8A?pwd=udwm 提取码：udwm

EDA&虚拟机 # EDA&虚拟机

刘航宇 3年前
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关于作者：刘航宇，FPGA工程师，西北大学电子系硕士，有多年西北大学电子通信考研辅导和FPGA与嵌入式项目指导经验

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2026-09-16

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guy
2026-09-11

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2026-09-07

很好的插件。感谢！